JPH06252365A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06252365A JPH06252365A JP5034988A JP3498893A JPH06252365A JP H06252365 A JPH06252365 A JP H06252365A JP 5034988 A JP5034988 A JP 5034988A JP 3498893 A JP3498893 A JP 3498893A JP H06252365 A JPH06252365 A JP H06252365A
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- forming
- gate electrode
- film
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Abstract
(57)【要約】
【目的】 低コストで短納期化および高集積化を実現で
きる半導体記憶装置の製造方法を提供する。 【構成】 導電膜５７は絶縁膜５６の所望の所にコンタ
クトホールを設けたあと絶縁膜５６上に形成されてい
る。レジスト５８は導電膜５７上に形成されている。高
エネルギーイオン注入を施す部分のレジスト５８と導電
膜５７に窓穴６０を形成する。そのあと導電膜５７とレ
ジスト５８をマスクにしてゲート電極５３下のチャネル
部にリンイオンを注入する。つぎに導電膜５７をレジス
ト５９をマスクとして金属配線を形成する。
きる半導体記憶装置の製造方法を提供する。 【構成】 導電膜５７は絶縁膜５６の所望の所にコンタ
クトホールを設けたあと絶縁膜５６上に形成されてい
る。レジスト５８は導電膜５７上に形成されている。高
エネルギーイオン注入を施す部分のレジスト５８と導電
膜５７に窓穴６０を形成する。そのあと導電膜５７とレ
ジスト５８をマスクにしてゲート電極５３下のチャネル
部にリンイオンを注入する。つぎに導電膜５７をレジス
ト５９をマスクとして金属配線を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、短納期が可能な大容
量の半導体記憶装置の製造方法に関するものである。
量の半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、多品種少数量の電子機器を短い期
間で製造するため、それらに使用される半導体記憶装置
に関して記憶内容の決定から納品までの期間を短くする
ように要望が高まっている。さらに電子機器の高性能化
に伴い、大容量であるように要望が高まっている。
間で製造するため、それらに使用される半導体記憶装置
に関して記憶内容の決定から納品までの期間を短くする
ように要望が高まっている。さらに電子機器の高性能化
に伴い、大容量であるように要望が高まっている。
【０００３】図３（ａ）〜（ｃ）は、日経マイクロデバ
イス、１９９１年１２月号、１０４頁〜１０９頁に提案
されている従来の半導体記憶装置の製造方法を示す工程
順の断面図である。図３（ａ）に示すように、ゲート電
極３はゲート酸化膜２を介して半導体基板１上に形成さ
れている。ソース４とドレイン５は半導体基板１の表面
にゲート電極３を挟んで向かい合っている。絶縁膜６は
ゲート電極３およびソース４およびドレイン５上を覆っ
ている。
イス、１９９１年１２月号、１０４頁〜１０９頁に提案
されている従来の半導体記憶装置の製造方法を示す工程
順の断面図である。図３（ａ）に示すように、ゲート電
極３はゲート酸化膜２を介して半導体基板１上に形成さ
れている。ソース４とドレイン５は半導体基板１の表面
にゲート電極３を挟んで向かい合っている。絶縁膜６は
ゲート電極３およびソース４およびドレイン５上を覆っ
ている。
【０００４】図３（ｂ）に示すように、導電膜７は絶縁
膜６の所望の所にコンタクトホールを設けたあと絶縁膜
６上に形成されている。この導電膜７はコンタクトホー
ルを通して電気的接続が必要な箇所どうしを結線するよ
うに金属配線として形成加工されている。不要な部分は
レジスト８をマスクにして除去されている。特に導電膜
７はゲート電極３上を覆わないように加工されている。
後の工程でゲート電極３下にイオンを注入できるように
するためである。
膜６の所望の所にコンタクトホールを設けたあと絶縁膜
６上に形成されている。この導電膜７はコンタクトホー
ルを通して電気的接続が必要な箇所どうしを結線するよ
うに金属配線として形成加工されている。不要な部分は
レジスト８をマスクにして除去されている。特に導電膜
７はゲート電極３上を覆わないように加工されている。
後の工程でゲート電極３下にイオンを注入できるように
するためである。
【０００５】図３（ｃ）に示すように、絶縁膜６および
導電膜７の上にレジスト９を設け、高エネルギーイオン
注入を施す部分のレジスト９に窓穴１０を開ける。レジ
スト９をマスクにしてゲート電極３の下のチャネル部に
ボロンイオンを注入する。加速エネルギーは４００〜５
００ＫｅＶ、ドーズ量は約１×１０14ｃｍ-2である。こ
こで、イオン注入は高エネルギーイオン注入技術で施し
ており、レジスト９の膜厚はマスクすべきところの阻止
能を高めるために２μｍと普通より厚くしてある。また
窓穴の大きさは約３μｍである。
導電膜７の上にレジスト９を設け、高エネルギーイオン
注入を施す部分のレジスト９に窓穴１０を開ける。レジ
スト９をマスクにしてゲート電極３の下のチャネル部に
ボロンイオンを注入する。加速エネルギーは４００〜５
００ＫｅＶ、ドーズ量は約１×１０14ｃｍ-2である。こ
こで、イオン注入は高エネルギーイオン注入技術で施し
ており、レジスト９の膜厚はマスクすべきところの阻止
能を高めるために２μｍと普通より厚くしてある。また
窓穴の大きさは約３μｍである。
【０００６】このあとパッシベーション膜を形成し、ボ
ンディングパッド上に窓穴を開ける。以上の前工程の
後、検査、ダイシング、ボンディング、パッケージング
などの後工程を経て製品を顧客に納入する。次に半導体
記憶装置の動作について説明する。半導体記憶装置のし
きい値電圧は高エネルギーイオン注入を施すと約６Ｖに
上昇する。この半導体記憶装置のゲート電極３に電源電
圧５Ｖを印加してもドレイン電流は流れない。一方、高
エネルギーイオン注入をしていない半導体記憶装置のし
きい値電圧は通常約０.７Ｖである。この半導体記憶装
置のゲート電極３に電源電圧５Ｖを印加するとドレイン
電流が流れる。つまり高エネルギーイオン注入を施す施
さないによって半導体記憶装置のドレイン電流が流れな
かったり、流れたりする状態をつくりだし、記憶内容を
半導体記憶装置につくり込むのである。
ンディングパッド上に窓穴を開ける。以上の前工程の
後、検査、ダイシング、ボンディング、パッケージング
などの後工程を経て製品を顧客に納入する。次に半導体
記憶装置の動作について説明する。半導体記憶装置のし
きい値電圧は高エネルギーイオン注入を施すと約６Ｖに
上昇する。この半導体記憶装置のゲート電極３に電源電
圧５Ｖを印加してもドレイン電流は流れない。一方、高
エネルギーイオン注入をしていない半導体記憶装置のし
きい値電圧は通常約０.７Ｖである。この半導体記憶装
置のゲート電極３に電源電圧５Ｖを印加するとドレイン
電流が流れる。つまり高エネルギーイオン注入を施す施
さないによって半導体記憶装置のドレイン電流が流れな
かったり、流れたりする状態をつくりだし、記憶内容を
半導体記憶装置につくり込むのである。
【０００７】この従来の半導体記憶装置の製造方法で
は、記憶内容を半導体記憶装置につくり込む工程が比較
的時間のかかる前工程の最終近くにあるため、電子機器
に応じた記憶内容の決定から納品までの期間は約１週間
と短く、短納期化が可能である。
は、記憶内容を半導体記憶装置につくり込む工程が比較
的時間のかかる前工程の最終近くにあるため、電子機器
に応じた記憶内容の決定から納品までの期間は約１週間
と短く、短納期化が可能である。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
の製造方法では、記憶内容を半導体記憶装置につくり込
むための高エネルギーイオン注入工程を金属配線形成後
に行っており、マスクすべきところの阻止能を高めるた
めにレジスト膜厚を厚くしなければならず、そのためレ
ジストの解像度の制約から窓穴１０が大きくなり、した
がって微細化および高集積化に適さないといった欠点を
有していた。
の製造方法では、記憶内容を半導体記憶装置につくり込
むための高エネルギーイオン注入工程を金属配線形成後
に行っており、マスクすべきところの阻止能を高めるた
めにレジスト膜厚を厚くしなければならず、そのためレ
ジストの解像度の制約から窓穴１０が大きくなり、した
がって微細化および高集積化に適さないといった欠点を
有していた。
【０００９】一方、窓穴１０を小さく加工するため、特
別なレジストや高阻止能薄膜を使用すると、プロセスが
複雑になりコストが上がる。したがって、この発明の目
的は、この従来の課題を解決し、低コストで短納期化お
よび高集積化を実現できる半導体記憶装置の製造方法を
提供することである。
別なレジストや高阻止能薄膜を使用すると、プロセスが
複雑になりコストが上がる。したがって、この発明の目
的は、この従来の課題を解決し、低コストで短納期化お
よび高集積化を実現できる半導体記憶装置の製造方法を
提供することである。
【００１０】
【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、半導体基板上にゲート酸化膜を形成す
る工程と、ゲート酸化膜上にゲート電極を形成する工程
と、半導体基板の表面でゲート電極の側部にソースおよ
びドレインの拡散層を形成する工程と、ゲート電極およ
びソースおよびドレインの拡散層上に絶縁膜を形成する
工程と、絶縁膜上に導電膜を形成する工程と、導電膜を
マスクにしてゲート電極下にイオン注入する工程と、絶
縁膜上に金属配線を形成する工程とを含むものである。
置の製造方法は、半導体基板上にゲート酸化膜を形成す
る工程と、ゲート酸化膜上にゲート電極を形成する工程
と、半導体基板の表面でゲート電極の側部にソースおよ
びドレインの拡散層を形成する工程と、ゲート電極およ
びソースおよびドレインの拡散層上に絶縁膜を形成する
工程と、絶縁膜上に導電膜を形成する工程と、導電膜を
マスクにしてゲート電極下にイオン注入する工程と、絶
縁膜上に金属配線を形成する工程とを含むものである。
【００１１】請求項２の半導体記憶装置の製造方法は、
請求項１において、絶縁膜上に金属配線を形成する工程
の際、イオン注入時にマスクとして使用する導電膜を金
属配線としてパターン加工したことを特徴とするもので
ある。
請求項１において、絶縁膜上に金属配線を形成する工程
の際、イオン注入時にマスクとして使用する導電膜を金
属配線としてパターン加工したことを特徴とするもので
ある。
【００１２】
【作用】請求項１の半導体記憶装置の製造方法によれ
ば、半導体基板上にゲート酸化膜，ゲート電極，ソース
およびドレインの拡散層および絶縁膜を形成し、その上
に導電膜を形成する。この導電膜の一部のゲート電極上
に窓穴を形成し、導電膜をマスクにしてゲート電極下に
イオン注入し、その後絶縁膜上に金属配線を形成する。
ば、半導体基板上にゲート酸化膜，ゲート電極，ソース
およびドレインの拡散層および絶縁膜を形成し、その上
に導電膜を形成する。この導電膜の一部のゲート電極上
に窓穴を形成し、導電膜をマスクにしてゲート電極下に
イオン注入し、その後絶縁膜上に金属配線を形成する。
【００１３】この場合、イオン注入するとき導電膜をマ
スクとして使用しているため、導電膜はマスクすべきと
ころの阻止能が高いので、レジスト膜厚を厚くする必要
がなく、そのため窓穴を微細に形成でき集積度を高めら
れる。また窓穴を小さく加工するための特別のレジスト
や薄膜が必要でないので製造コストを抑制できる。さら
に記憶内容を半導体記憶装置につくり込む工程が全工程
の最終近くにあるため納期を短くすることができる。し
たがって、低コストで短納期化および高集積化を実現す
ることができる。
スクとして使用しているため、導電膜はマスクすべきと
ころの阻止能が高いので、レジスト膜厚を厚くする必要
がなく、そのため窓穴を微細に形成でき集積度を高めら
れる。また窓穴を小さく加工するための特別のレジスト
や薄膜が必要でないので製造コストを抑制できる。さら
に記憶内容を半導体記憶装置につくり込む工程が全工程
の最終近くにあるため納期を短くすることができる。し
たがって、低コストで短納期化および高集積化を実現す
ることができる。
【００１４】請求項２の半導体記憶装置の製造方法によ
れば、請求項１において、絶縁膜上に金属配線を形成す
る工程の際、イオン注入時にマスクとして使用した導電
膜を金属配線としてパターン加工したため、請求項１の
作用のほか、導電膜をイオン注入のマスクと金属配線と
に共用できるので構成が簡単になる。
れば、請求項１において、絶縁膜上に金属配線を形成す
る工程の際、イオン注入時にマスクとして使用した導電
膜を金属配線としてパターン加工したため、請求項１の
作用のほか、導電膜をイオン注入のマスクと金属配線と
に共用できるので構成が簡単になる。
【００１５】
【実施例】この発明の一実施例について図１および図２
により説明する。図１はこの発明の一実施例における半
導体記憶装置の製造方法を示す工程順の断面図である。
図１（ａ）は、半導体基板５１上にゲート酸化膜５２を
形成する工程と、ゲート酸化膜５２上にゲート電極５３
を形成する工程と、半導体基板５１の表面でゲート電極
５３の側部にソース５４およびドレイン５５の拡散層を
形成する工程と、ゲート電極５３およびソース５４およ
びドレイン５５の拡散層上に絶縁膜５６を形成する工程
とにより形成されている。
により説明する。図１はこの発明の一実施例における半
導体記憶装置の製造方法を示す工程順の断面図である。
図１（ａ）は、半導体基板５１上にゲート酸化膜５２を
形成する工程と、ゲート酸化膜５２上にゲート電極５３
を形成する工程と、半導体基板５１の表面でゲート電極
５３の側部にソース５４およびドレイン５５の拡散層を
形成する工程と、ゲート電極５３およびソース５４およ
びドレイン５５の拡散層上に絶縁膜５６を形成する工程
とにより形成されている。
【００１６】この図（ａ）に示すように、ゲート電極５
３はゲート酸化膜５２を介して半導体基板５１上に形成
され、ソース５４とドレイン５５は半導体基板５１の表
面にゲート電極５３を挟んで向かい合っている。半導体
基板５１は結晶欠陥が少なく界面準位密度が少ないＰ型
（１００）１０〜１５Ωｃｍのものを使用する。ゲート
酸化膜５２の膜厚は約２０ｎｍである。またゲート電極
５３の寸法は長さが１.０μｍ、幅が約２μｍである。
このゲート電極５３はポリシリコンで構成されている。
ドレイン構造はホットキャリア耐圧を上げるため通常は
ＬＤＤ構造にしてある。ただし図では簡略化のためシン
グルドレイン構造で示してある。ソース５４、ドレイン
５５はリンを５０ＫｅＶ、１.０×１０13ｃｍ-2、砒素
を５０ＫｅＶ、１.０×１０15ｃｍ-2でイオン注入して
形成する。絶縁膜５６はゲート電極５３およびソース５
４およびドレイン５５上を覆っている。この絶縁膜５６
は耐湿性および平坦性などを考慮してＢＰＳＧ膜を使用
している。また絶縁膜５６の膜厚は約６００ｎｍであ
る。
３はゲート酸化膜５２を介して半導体基板５１上に形成
され、ソース５４とドレイン５５は半導体基板５１の表
面にゲート電極５３を挟んで向かい合っている。半導体
基板５１は結晶欠陥が少なく界面準位密度が少ないＰ型
（１００）１０〜１５Ωｃｍのものを使用する。ゲート
酸化膜５２の膜厚は約２０ｎｍである。またゲート電極
５３の寸法は長さが１.０μｍ、幅が約２μｍである。
このゲート電極５３はポリシリコンで構成されている。
ドレイン構造はホットキャリア耐圧を上げるため通常は
ＬＤＤ構造にしてある。ただし図では簡略化のためシン
グルドレイン構造で示してある。ソース５４、ドレイン
５５はリンを５０ＫｅＶ、１.０×１０13ｃｍ-2、砒素
を５０ＫｅＶ、１.０×１０15ｃｍ-2でイオン注入して
形成する。絶縁膜５６はゲート電極５３およびソース５
４およびドレイン５５上を覆っている。この絶縁膜５６
は耐湿性および平坦性などを考慮してＢＰＳＧ膜を使用
している。また絶縁膜５６の膜厚は約６００ｎｍであ
る。
【００１７】図１（ｂ）は、図１（ａ）から導電膜５７
の一部のゲート電極５３上に窓穴６０を形成する工程
と、導電膜５７をマスクにしてゲート電極５３の下にイ
オン注入（矢印）する工程によって形成されている。こ
の図（ｂ）に示すように、導電膜５７は絶縁膜５６の所
望の所にコンタクトホールを設けたあと絶縁膜５６上に
形成されている。この導電膜５７はアルミニウムで構成
されている。その膜厚は約６００ｎｍである。レジスト
５８は導電膜５７上に形成されている。その膜厚は約１
μｍである。高エネルギーイオン注入する部分のレジス
ト５８に窓穴６０を開ける。このレジスト５８をマスク
にして導電膜５７の窓穴６０の部分を除去する。このと
き導電膜５７は窓穴６０を除いて全面に存在している。
そのあと導電膜５７とレジスト５８をマスクにしてゲー
ト電極５３の下のチャネル部６１にリンイオンを注入す
る。従来例とは異なり、導電膜５７は金属配線として使
用するだけでなく、高エネルギーイオン注入時のマスク
としても使用している。加速エネルギーは約１〜１.２
ＭｅＶ、ドーズ量は約１×１０13ｃｍ-2である。イオン
注入は高エネルギーイオン注入技術で施すが、導電膜５
７の阻止能が高いためレジスト５８の膜厚は約１μｍと
薄くできる。これによりレジスト５８の窓穴６０は約１
×１μｍ2まで小さく加工でき、高集積化が実現でき
る。
の一部のゲート電極５３上に窓穴６０を形成する工程
と、導電膜５７をマスクにしてゲート電極５３の下にイ
オン注入（矢印）する工程によって形成されている。こ
の図（ｂ）に示すように、導電膜５７は絶縁膜５６の所
望の所にコンタクトホールを設けたあと絶縁膜５６上に
形成されている。この導電膜５７はアルミニウムで構成
されている。その膜厚は約６００ｎｍである。レジスト
５８は導電膜５７上に形成されている。その膜厚は約１
μｍである。高エネルギーイオン注入する部分のレジス
ト５８に窓穴６０を開ける。このレジスト５８をマスク
にして導電膜５７の窓穴６０の部分を除去する。このと
き導電膜５７は窓穴６０を除いて全面に存在している。
そのあと導電膜５７とレジスト５８をマスクにしてゲー
ト電極５３の下のチャネル部６１にリンイオンを注入す
る。従来例とは異なり、導電膜５７は金属配線として使
用するだけでなく、高エネルギーイオン注入時のマスク
としても使用している。加速エネルギーは約１〜１.２
ＭｅＶ、ドーズ量は約１×１０13ｃｍ-2である。イオン
注入は高エネルギーイオン注入技術で施すが、導電膜５
７の阻止能が高いためレジスト５８の膜厚は約１μｍと
薄くできる。これによりレジスト５８の窓穴６０は約１
×１μｍ2まで小さく加工でき、高集積化が実現でき
る。
【００１８】図１（ｃ）は、金属配線を形成する工程で
あり、高エネルギーイオン注入を施した後、導電膜５７
を図に示すようにレジスト５９をマスクとしてパターン
加工して、金属配線に必要な部分のみ残して他を除去す
る。そして、コンタクトホールを通して電気的接続が必
要な箇所どうしを結線するようにする。このように高エ
ネルギーイオン注入を施してから金属配線を形成加工す
る手順は、従来例とは異なっている。
あり、高エネルギーイオン注入を施した後、導電膜５７
を図に示すようにレジスト５９をマスクとしてパターン
加工して、金属配線に必要な部分のみ残して他を除去す
る。そして、コンタクトホールを通して電気的接続が必
要な箇所どうしを結線するようにする。このように高エ
ネルギーイオン注入を施してから金属配線を形成加工す
る手順は、従来例とは異なっている。
【００１９】このあとパッシベーション膜を形成し、ボ
ンディングパッド上に窓穴を開ける。以上の前工程の
後、検査、ダイシング、ボンディング、パッケージング
などの後工程を経て製品を顧客に納入する。図２はこの
発明の一実施例における半導体記憶装置のレイアウトを
示す平面図である。ワード線になるゲート電極５３は通
常４個または８個単位で並列に設置される。また単位毎
にビット線になる導電膜５７が高電位を供給する。
ンディングパッド上に窓穴を開ける。以上の前工程の
後、検査、ダイシング、ボンディング、パッケージング
などの後工程を経て製品を顧客に納入する。図２はこの
発明の一実施例における半導体記憶装置のレイアウトを
示す平面図である。ワード線になるゲート電極５３は通
常４個または８個単位で並列に設置される。また単位毎
にビット線になる導電膜５７が高電位を供給する。
【００２０】次に半導体記憶装置の動作について説明す
る。高エネルギーイオン注入によってゲート電極５３下
のチャネル部６１にＮ-拡散層を形成し、ソース５４、
ドレイン５５を電気的に接続する。これにより常時ドレ
イン電流が流れる状態をつくりだす。高エネルギーイオ
ン注入を施していない半導体記憶装置のしきい値電圧は
通常約０.７Ｖである。この半導体記憶装置のゲート電
極５３に電圧を印加しない限りドレイン電流は流れな
い。つまり高エネルギーイオン注入を施す施さないによ
ってドレイン電流が流れたり流れなかったりする状態を
つくりだし、記憶内容を半導体記憶装置につくり込むの
である。
る。高エネルギーイオン注入によってゲート電極５３下
のチャネル部６１にＮ-拡散層を形成し、ソース５４、
ドレイン５５を電気的に接続する。これにより常時ドレ
イン電流が流れる状態をつくりだす。高エネルギーイオ
ン注入を施していない半導体記憶装置のしきい値電圧は
通常約０.７Ｖである。この半導体記憶装置のゲート電
極５３に電圧を印加しない限りドレイン電流は流れな
い。つまり高エネルギーイオン注入を施す施さないによ
ってドレイン電流が流れたり流れなかったりする状態を
つくりだし、記憶内容を半導体記憶装置につくり込むの
である。
【００２１】この実施例でも、記憶内容を半導体記憶装
置につくり込む工程が比較的時間のかかる前工程の最終
近くにあるため、電子機器に応じた記憶内容の決定から
納品までの期間は約１週間と短い。また、イオン注入す
るとき導電膜５７をマスクとして使用でき、導電膜５７
はイオンの阻止能が高いため、レジスト５９の膜厚を厚
くする必要はなく、よって窓穴６０を微細に形成でき集
積度を高められ、また特別のレジストや薄膜は必要でな
いため製造コストを抑制できる。
置につくり込む工程が比較的時間のかかる前工程の最終
近くにあるため、電子機器に応じた記憶内容の決定から
納品までの期間は約１週間と短い。また、イオン注入す
るとき導電膜５７をマスクとして使用でき、導電膜５７
はイオンの阻止能が高いため、レジスト５９の膜厚を厚
くする必要はなく、よって窓穴６０を微細に形成でき集
積度を高められ、また特別のレジストや薄膜は必要でな
いため製造コストを抑制できる。
【００２２】なお、この実施例の高エネルギーイオン注
入に用いるイオンがリンイオンであったが、従来例のよ
うにボロンイオンでもよい。また、この実施例では高エ
ネルギーイオン注入工程は１層目の導電膜５７を形成し
た後に施したが、２層目の導電膜を形成した後で施して
もよい。この場合、貫通すべき絶縁膜の膜厚が１層目と
２層目の導電膜間の絶縁膜分だけ厚くなるので、加速エ
ネルギーを大きくできる。
入に用いるイオンがリンイオンであったが、従来例のよ
うにボロンイオンでもよい。また、この実施例では高エ
ネルギーイオン注入工程は１層目の導電膜５７を形成し
た後に施したが、２層目の導電膜を形成した後で施して
もよい。この場合、貫通すべき絶縁膜の膜厚が１層目と
２層目の導電膜間の絶縁膜分だけ厚くなるので、加速エ
ネルギーを大きくできる。
【００２３】さらに、この実施例では高エネルギーイオ
ン注入時のマスクとして金属配線に使用する導電膜５７
を共用したが、たとえばチタンナイトナイドのような導
電膜をマスク専用として使用してもよい。
ン注入時のマスクとして金属配線に使用する導電膜５７
を共用したが、たとえばチタンナイトナイドのような導
電膜をマスク専用として使用してもよい。
【００２４】
【発明の効果】請求項１の半導体記憶装置の製造方法に
よれば、イオン注入するとき導電膜をマスクとして使用
しているため、導電膜はマスクすべきところの阻止能が
高いので、レジスト膜厚を厚くする必要がなく、そのた
め窓穴を微細に形成でき集積度を高められる。また窓穴
を小さく加工するための特別のレジストや薄膜が必要で
ないので製造コストを抑制できる。さらに記憶内容を半
導体記憶装置につくり込む工程が全工程の最終近くにあ
るため納期を短くすることができる。したがって、低コ
ストで短納期化および高集積化を実現することができる
という効果がある。
よれば、イオン注入するとき導電膜をマスクとして使用
しているため、導電膜はマスクすべきところの阻止能が
高いので、レジスト膜厚を厚くする必要がなく、そのた
め窓穴を微細に形成でき集積度を高められる。また窓穴
を小さく加工するための特別のレジストや薄膜が必要で
ないので製造コストを抑制できる。さらに記憶内容を半
導体記憶装置につくり込む工程が全工程の最終近くにあ
るため納期を短くすることができる。したがって、低コ
ストで短納期化および高集積化を実現することができる
という効果がある。
【００２５】請求項２の半導体記憶装置の製造方法によ
れば、請求項１において、絶縁膜上に金属配線を形成す
る工程の際、イオン注入時にマスクとして使用した導電
膜を金属配線としてパターン加工したため、請求項１の
効果のほか、導電膜をイオン注入のマスクと金属配線と
に共用できるので構成が簡単になる。
れば、請求項１において、絶縁膜上に金属配線を形成す
る工程の際、イオン注入時にマスクとして使用した導電
膜を金属配線としてパターン加工したため、請求項１の
効果のほか、導電膜をイオン注入のマスクと金属配線と
に共用できるので構成が簡単になる。
【図１】この発明の一実施例における半導体記憶装置の
製造方法を示す工程順の断面図である。
製造方法を示す工程順の断面図である。
【図２】その半導体記憶装置のレイアウトを示す平面図
である。
である。
【図３】従来の半導体記憶装置の製造方法を示す工程順
の断面図である。
の断面図である。
５１ 半導体基板 ５２ ゲート酸化膜 ５３ ゲート電極 ５４ ソース ５５ ドレイン ５６ 絶縁膜 ５７ 導電膜 ６０ 窓穴
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｗ 8617−4Ｍ Ｍ 9054−4Ｍ 29/78 ３０１ Ｙ
Claims (2)
- 【請求項１】 半導体基板上にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上にゲート電極を形成する工
程と、前記半導体基板の表面で前記ゲート電極の側部に
ソースおよびドレインの拡散層を形成する工程と、前記
ゲート電極および前記ソースおよびドレインの拡散層上
に絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形
成する工程と、前記導電膜の一部の前記ゲート電極上に
窓穴を形成する工程と、前記導電膜をマスクにして前記
ゲート電極下にイオン注入する工程と、前記絶縁膜上に
金属配線を形成する工程とを含む半導体記憶装置の製造
方法。 - 【請求項２】 絶縁膜上に金属配線を形成する工程の
際、イオン注入時にマスクとして使用した導電膜を金属
配線としてパターン加工することを特徴とする請求項１
項記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034988A JPH06252365A (ja) | 1993-02-24 | 1993-02-24 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034988A JPH06252365A (ja) | 1993-02-24 | 1993-02-24 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252365A true JPH06252365A (ja) | 1994-09-09 |
Family
ID=12429529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5034988A Pending JPH06252365A (ja) | 1993-02-24 | 1993-02-24 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009535817A (ja) * | 2006-04-26 | 2009-10-01 | インターナショナル レクティフィアー コーポレイション | 溝型半導体デバイスの製造のためのマスク構造 |
-
1993
- 1993-02-24 JP JP5034988A patent/JPH06252365A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009535817A (ja) * | 2006-04-26 | 2009-10-01 | インターナショナル レクティフィアー コーポレイション | 溝型半導体デバイスの製造のためのマスク構造 |
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