JPH06250819A - ２進数の有効桁数検出装置 - Google Patents
２進数の有効桁数検出装置Info
- Publication number
- JPH06250819A JPH06250819A JP5033577A JP3357793A JPH06250819A JP H06250819 A JPH06250819 A JP H06250819A JP 5033577 A JP5033577 A JP 5033577A JP 3357793 A JP3357793 A JP 3357793A JP H06250819 A JPH06250819 A JP H06250819A
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- Japan
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Abstract
(57)【要約】
【目的】 ２進数の有効桁数を高速に求める有効桁数検
出装置を提供する。 【構成】 図２は、一実施例としての有効桁数検出装置
１の構成を示している。有効桁数検出装置１は、一致回
路列１２、ゼロ優先回路１４、排他的論理和回路列１
６、エンコーダ１８等から構成される。一致回路列１２
は、２進数の隣合うビットの一致・不一致を判定する組
み合せ回路である。ゼロ優先回路１４は、一致回路列１
２の出力の内、上位から見て最初にビットの値が変化す
る位置より下位ビットの値を全てその位置のビットの値
と同じにする組み合せ回路である。排他的論理和回路列
１６は、ゼロ優先回路１４の出力の隣合うビットの一致
・不一致を判定する組み合せ回路である。エンコーダ１
８は、排他的論理和回路列１６の出力の内、値が他のビ
ットと異なるビットの位置を２進数に変換する組み合せ
回路である。
出装置を提供する。 【構成】 図２は、一実施例としての有効桁数検出装置
１の構成を示している。有効桁数検出装置１は、一致回
路列１２、ゼロ優先回路１４、排他的論理和回路列１
６、エンコーダ１８等から構成される。一致回路列１２
は、２進数の隣合うビットの一致・不一致を判定する組
み合せ回路である。ゼロ優先回路１４は、一致回路列１
２の出力の内、上位から見て最初にビットの値が変化す
る位置より下位ビットの値を全てその位置のビットの値
と同じにする組み合せ回路である。排他的論理和回路列
１６は、ゼロ優先回路１４の出力の隣合うビットの一致
・不一致を判定する組み合せ回路である。エンコーダ１
８は、排他的論理和回路列１６の出力の内、値が他のビ
ットと異なるビットの位置を２進数に変換する組み合せ
回路である。
Description
【０００１】
【産業上の利用分野】本発明は、２進数を扱う数値処理
で有効桁数を検出する有効桁数検出装置に関する。
で有効桁数を検出する有効桁数検出装置に関する。
【０００２】
【従来の技術】従来、２進数の有効桁数検出装置で用い
られていた方法として次のようなものがあった。 １）１ビットから全ビット幅まで、各ビット幅で表すこ
とのできる最大値と入力する２進数をそれぞれ比較し
て、該２進数が属するビット幅を求める。
られていた方法として次のようなものがあった。 １）１ビットから全ビット幅まで、各ビット幅で表すこ
とのできる最大値と入力する２進数をそれぞれ比較し
て、該２進数が属するビット幅を求める。
【０００３】２）入力する２進数の隣合うビットの値を
上位から逐次的に調べることで該入力する２進数の隣合
うビットの値が最初に変化する位置を検出して、該２進
数の最上位桁から上記のビット値変化位置までの桁数を
全桁数から引くことで有効桁数を求める。
上位から逐次的に調べることで該入力する２進数の隣合
うビットの値が最初に変化する位置を検出して、該２進
数の最上位桁から上記のビット値変化位置までの桁数を
全桁数から引くことで有効桁数を求める。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な従来の装置は高速な処理が行えないという問題点を有
するものであった。上記１）の方法では、各ビット幅で
表される最大値を予め記憶装置に格納しておく必要があ
り、また、これら格納された値と入力する２進数との多
数回の大小比較を要する。すなわち、入力する２進数の
有効桁数を求めるためには、メモリからデータを読み出
し、読み出したデータを、入力する２進数と何回も比較
する必要があり、結果を得るまでに非常に時間がかか
る。
な従来の装置は高速な処理が行えないという問題点を有
するものであった。上記１）の方法では、各ビット幅で
表される最大値を予め記憶装置に格納しておく必要があ
り、また、これら格納された値と入力する２進数との多
数回の大小比較を要する。すなわち、入力する２進数の
有効桁数を求めるためには、メモリからデータを読み出
し、読み出したデータを、入力する２進数と何回も比較
する必要があり、結果を得るまでに非常に時間がかか
る。
【０００５】また、上記２）の方法では、逐次処理のた
め多数回のクロック時間が必要である。すなわち、２進
数を直列データとして扱い、上位から逐次的に調べるた
め、クロックの周期でデータを１ビットづつずらして逐
次的に調べることになる。故に、上記の従来の方法では
高速な処理を行うことができない。
め多数回のクロック時間が必要である。すなわち、２進
数を直列データとして扱い、上位から逐次的に調べるた
め、クロックの周期でデータを１ビットづつずらして逐
次的に調べることになる。故に、上記の従来の方法では
高速な処理を行うことができない。
【０００６】本発明は上述の課題を解決するものとし
て、２進数の有効桁数を高速に求めることのできる有効
桁数検出装置を提供することを目的としている。
て、２進数の有効桁数を高速に求めることのできる有効
桁数検出装置を提供することを目的としている。
【０００７】
【問題を解決するための手段】上記目的を達成するた
め、本発明では、図１に例示する通り、２進数の隣合う
ビットの一致・不一致を判定する第１一致不一致検出回
路と、該第１一致不一致回路の出力の内、上位から見て
最初にビットの値が変化する位置より下位ビットの値を
全て、該位置のビットの値と同じにする優先回路と、該
優先回路の出力の隣合うビットの一致・不一致を判定す
る第２一致不一致検出回路と、該第２一致不一致検出回
路の出力の内、値が他のビットと異なるビットの位置を
数値化するエンコード回路と、を備えたことを特徴とす
る２進数の有効桁数検出装置を要旨としている。
め、本発明では、図１に例示する通り、２進数の隣合う
ビットの一致・不一致を判定する第１一致不一致検出回
路と、該第１一致不一致回路の出力の内、上位から見て
最初にビットの値が変化する位置より下位ビットの値を
全て、該位置のビットの値と同じにする優先回路と、該
優先回路の出力の隣合うビットの一致・不一致を判定す
る第２一致不一致検出回路と、該第２一致不一致検出回
路の出力の内、値が他のビットと異なるビットの位置を
数値化するエンコード回路と、を備えたことを特徴とす
る２進数の有効桁数検出装置を要旨としている。
【０００８】
【作用】本発明の２進数の有効桁数検出装置によれば、
２進数を並列に入力し、第１一致不一致検出回路によ
り、その入力する２進数の隣合うビットの一致・不一致
が判定される。第１一致不一致回路の出力は、優先回路
により、上位から見て最初にビットの値が変化する位置
より下位ビットの値を全て、その位置のビットの値と同
じにされる。優先回路の出力は、第２一致不一致検出回
路により、隣合うビットの一致・不一致が判定され、入
力する２進数の上位から見て最初にビットの値が変化す
る位置が検出される。第２一致不一致検出回路の出力
は、エンコード回路により、値が他のビットと異なるビ
ットの位置が数値化される。これら第１一致不一致検出
回路、優先回路、第２一致不一致検出回路およびエンコ
ード回路は、順序回路を含まない組み合せ回路だけで構
成できる。そのため処理時間はデータが通過する組み合
せ回路の遅延時間だけで済む。
２進数を並列に入力し、第１一致不一致検出回路によ
り、その入力する２進数の隣合うビットの一致・不一致
が判定される。第１一致不一致回路の出力は、優先回路
により、上位から見て最初にビットの値が変化する位置
より下位ビットの値を全て、その位置のビットの値と同
じにされる。優先回路の出力は、第２一致不一致検出回
路により、隣合うビットの一致・不一致が判定され、入
力する２進数の上位から見て最初にビットの値が変化す
る位置が検出される。第２一致不一致検出回路の出力
は、エンコード回路により、値が他のビットと異なるビ
ットの位置が数値化される。これら第１一致不一致検出
回路、優先回路、第２一致不一致検出回路およびエンコ
ード回路は、順序回路を含まない組み合せ回路だけで構
成できる。そのため処理時間はデータが通過する組み合
せ回路の遅延時間だけで済む。
【０００９】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。図２は、本発明一実施例としての有効桁数検出装置
１の構成を示すブロック図である。図示する通り有効桁
数検出装置１は、一致回路列１２、ゼロ優先回路１４、
排他的論理和回路列１６、エンコーダ１８等から構成さ
れる。
る。図２は、本発明一実施例としての有効桁数検出装置
１の構成を示すブロック図である。図示する通り有効桁
数検出装置１は、一致回路列１２、ゼロ優先回路１４、
排他的論理和回路列１６、エンコーダ１８等から構成さ
れる。
【００１０】一致回路列１２は、第１一致不一致検出回
路としての機能を果たす組み合せ回路である。一致回路
列１２は、２進数の隣合うビットの一致・不一致を判定
し、一致の場合は「１」を出力し、不一致の場合は
「０」を出力する。一致回路列１２は例えば、２入力の
ＥＸＮＯＲ回路を並列に接続することで実現できる。
路としての機能を果たす組み合せ回路である。一致回路
列１２は、２進数の隣合うビットの一致・不一致を判定
し、一致の場合は「１」を出力し、不一致の場合は
「０」を出力する。一致回路列１２は例えば、２入力の
ＥＸＮＯＲ回路を並列に接続することで実現できる。
【００１１】ゼロ優先回路１４は、優先回路としての機
能を果たす組み合せ回路である。ゼロ優先回路１４は、
一致回路列１２の出力の内、上位から見て最初にビット
の値が変化する位置より下位ビットの値を全て、その位
置のビットの値と同じにする。ゼロ優先回路１４は例え
ば、２入力のＡＮＤ回路を縦列に接続することで実現で
きる。
能を果たす組み合せ回路である。ゼロ優先回路１４は、
一致回路列１２の出力の内、上位から見て最初にビット
の値が変化する位置より下位ビットの値を全て、その位
置のビットの値と同じにする。ゼロ優先回路１４は例え
ば、２入力のＡＮＤ回路を縦列に接続することで実現で
きる。
【００１２】排他的論理和回路列１６は、第２一致不一
致検出回路としての機能を果たす組み合せ回路である。
排他的論理和回路列１６は、ゼロ優先回路１４の出力の
隣合うビットの一致・不一致を判定し、一致の場合は
「０」を出力し、不一致の場合は「１」を出力する。排
他的論理和回路列１６は例えば、２入力の排他的論理和
回路を並列に接続することで実現できる。排他的論理和
回路列１６が出力するデータは、有効桁数検出装置１に
入力する２進数のビット幅数−１の列になっている。
致検出回路としての機能を果たす組み合せ回路である。
排他的論理和回路列１６は、ゼロ優先回路１４の出力の
隣合うビットの一致・不一致を判定し、一致の場合は
「０」を出力し、不一致の場合は「１」を出力する。排
他的論理和回路列１６は例えば、２入力の排他的論理和
回路を並列に接続することで実現できる。排他的論理和
回路列１６が出力するデータは、有効桁数検出装置１に
入力する２進数のビット幅数−１の列になっている。
【００１３】エンコーダ１８は、エンコード回路として
の機能を果たす組み合せ回路である。エンコーダ１８
は、排他的論理和回路列１６の出力の内、値が他のビッ
トと異なるビットの位置を２進数に変換する。エンコー
ダ１８は、組み合せ回路により容易に設計し実現するこ
とができる。
の機能を果たす組み合せ回路である。エンコーダ１８
は、排他的論理和回路列１６の出力の内、値が他のビッ
トと異なるビットの位置を２進数に変換する。エンコー
ダ１８は、組み合せ回路により容易に設計し実現するこ
とができる。
【００１４】なお、ゼロ優先回路１４及び排他的論理和
回路列１６の最上位桁部分の入力の一方には、値「１」
が入れられる。次に、有効桁数検出装置１に２進数が入
力されると、出力から該２進数の有効桁数の２進数値が
得られることを、図３を用いて具体例で説明する。図３
にて、入力２進数データ１１は有効桁数検出装置１に入
力される２進数データ、一致回路列出力データ１３は一
致回路列１２からの出力データ、ゼロ優先回路出力デー
タ１５はゼロ優先回路１４からの出力データ、排他的論
理和回路列出力データ１７は排他的論理和回路列１６か
らの出力データ、有効桁数データ１９はエンコーダ１８
から出力される有効桁数の値をそれぞれ示している。
回路列１６の最上位桁部分の入力の一方には、値「１」
が入れられる。次に、有効桁数検出装置１に２進数が入
力されると、出力から該２進数の有効桁数の２進数値が
得られることを、図３を用いて具体例で説明する。図３
にて、入力２進数データ１１は有効桁数検出装置１に入
力される２進数データ、一致回路列出力データ１３は一
致回路列１２からの出力データ、ゼロ優先回路出力デー
タ１５はゼロ優先回路１４からの出力データ、排他的論
理和回路列出力データ１７は排他的論理和回路列１６か
らの出力データ、有効桁数データ１９はエンコーダ１８
から出力される有効桁数の値をそれぞれ示している。
【００１５】有効桁数検出装置１では、入力される２進
数の各ビットの値は次々と各回路１２，１４，１６，１
８を並列的に通過して処理されていく。図３は、図２の
回路に入力２進数データ１１として「００００００１０
０１１０」が与えられたときに、図２の各回路１２，１
４，１６，１８で値が処理されていく様子を示してい
る。この場合、図３に示す有効桁１０（６桁）が、入力
２進数データ１１の有効桁を示している。
数の各ビットの値は次々と各回路１２，１４，１６，１
８を並列的に通過して処理されていく。図３は、図２の
回路に入力２進数データ１１として「００００００１０
０１１０」が与えられたときに、図２の各回路１２，１
４，１６，１８で値が処理されていく様子を示してい
る。この場合、図３に示す有効桁１０（６桁）が、入力
２進数データ１１の有効桁を示している。
【００１６】一致回路列１２では、入力２進数データ１
１の隣合うビットの一致がとられ、一致回路列出力デー
タ１３として「１１１１１００１０１０」が得られる。
一致回路列出力データ１３は、ゼロ優先回路１４で処理
され、ゼロ優先回路出力データ１５として「１１１１１
００００００」が得られる。
１の隣合うビットの一致がとられ、一致回路列出力デー
タ１３として「１１１１１００１０１０」が得られる。
一致回路列出力データ１３は、ゼロ優先回路１４で処理
され、ゼロ優先回路出力データ１５として「１１１１１
００００００」が得られる。
【００１７】ゼロ優先回路出力データ１５は排他的論理
和回路列１６で隣合うビットの不一致がとられ、排他的
論理和回路列出力データ１７として「０００００１００
０００」が得られる。排他的論理和回路列出力データ１
７はエンコーダ１８に入力され、ビットの値が「１」で
ある位置がエンコードされ、有効桁数データ１９として
２進数値「０１１０」が得られる。この様にして、入力
された２進数の有効桁数を得ることができる。
和回路列１６で隣合うビットの不一致がとられ、排他的
論理和回路列出力データ１７として「０００００１００
０００」が得られる。排他的論理和回路列出力データ１
７はエンコーダ１８に入力され、ビットの値が「１」で
ある位置がエンコードされ、有効桁数データ１９として
２進数値「０１１０」が得られる。この様にして、入力
された２進数の有効桁数を得ることができる。
【００１８】以上説明した通り、本実施例の有効桁数検
出装置１によれば、２進数の有効桁数を高速に求めるこ
とが可能となった。特に、有効桁数検出装置１では、フ
リップフロップ等の遅延素子が構成に含まれる順序回路
を用いることなく、組み合せ回路のみで構成することが
できるためきわめて高速な演算が可能となっている。有
効桁数検出装置１が組み合せ回路のみで構成できること
は、他の回路との同期をとることも容易で、設計を容易
にしている。また有効桁数検出装置１のテストを行う場
合でも、組み合せ回路のみで構成されていれば、容易に
障害を検出することが可能となる。
出装置１によれば、２進数の有効桁数を高速に求めるこ
とが可能となった。特に、有効桁数検出装置１では、フ
リップフロップ等の遅延素子が構成に含まれる順序回路
を用いることなく、組み合せ回路のみで構成することが
できるためきわめて高速な演算が可能となっている。有
効桁数検出装置１が組み合せ回路のみで構成できること
は、他の回路との同期をとることも容易で、設計を容易
にしている。また有効桁数検出装置１のテストを行う場
合でも、組み合せ回路のみで構成されていれば、容易に
障害を検出することが可能となる。
【００１９】
【発明の効果】以上説明した通り本発明の有効桁数検出
装置により、２進数の有効桁数を高速に検出することが
可能となった。
装置により、２進数の有効桁数を高速に検出することが
可能となった。
【図１】 本発明の構成例示図である。
【図２】 本発明一実施例としての２進数の有効桁数検
出回路の構成ブロック図である。
出回路の構成ブロック図である。
【図３】 その有効桁数検出回路の具体的動作例を示す
説明図である。
説明図である。
１・・・有効桁数検出装置、１０・・・有効桁、１１・
・・入力２進数データ、１２・・・一致回路列、１３・
・・一致回路列出力データ、１４・・・ゼロ優先回路、
１５・・・ゼロ優先回路出力データ、１６・・・排他的
論理和回路列、１７・・・排他的論理和回路列出力デー
タ、１８・・・エンコーダ、１９・・・有効桁数データ
・・入力２進数データ、１２・・・一致回路列、１３・
・・一致回路列出力データ、１４・・・ゼロ優先回路、
１５・・・ゼロ優先回路出力データ、１６・・・排他的
論理和回路列、１７・・・排他的論理和回路列出力デー
タ、１８・・・エンコーダ、１９・・・有効桁数データ
Claims (1)
- 【請求項１】 ２進数の隣合うビットの一致・不一致を
判定する第１一致不一致検出回路と、 該第１一致不一致回路の出力の内、上位から見て最初に
ビットの値が変化する位置より下位ビットの値を全て、
該位置のビットの値と同じにする優先回路と、 該優先回路の出力の隣合うビットの一致・不一致を判定
する第２一致不一致検出回路と、 該第２一致不一致検出回路の出力の内、値が他のビット
と異なるビットの位置を数値化するエンコード回路と、 を備えたことを特徴とする２進数の有効桁数検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033577A JPH06250819A (ja) | 1993-02-23 | 1993-02-23 | ２進数の有効桁数検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033577A JPH06250819A (ja) | 1993-02-23 | 1993-02-23 | ２進数の有効桁数検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06250819A true JPH06250819A (ja) | 1994-09-09 |
Family
ID=12390392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5033577A Pending JPH06250819A (ja) | 1993-02-23 | 1993-02-23 | ２進数の有効桁数検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06250819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9716928B2 (en) | 2012-08-29 | 2017-07-25 | Fujitsu Limited | Communications apparatus, system, and communications method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122463U (ja) * | 1985-09-25 | 1987-08-04 | ||
| JPH02299442A (ja) * | 1989-05-09 | 1990-12-11 | Mitsubishi Electric Corp | 回転電機の集電装置 |
| JPH059156U (ja) * | 1991-07-16 | 1993-02-05 | 日立工機株式会社 | 携帯用電動工具 |
-
1993
- 1993-02-23 JP JP5033577A patent/JPH06250819A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122463U (ja) * | 1985-09-25 | 1987-08-04 | ||
| JPH02299442A (ja) * | 1989-05-09 | 1990-12-11 | Mitsubishi Electric Corp | 回転電機の集電装置 |
| JPH059156U (ja) * | 1991-07-16 | 1993-02-05 | 日立工機株式会社 | 携帯用電動工具 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9716928B2 (en) | 2012-08-29 | 2017-07-25 | Fujitsu Limited | Communications apparatus, system, and communications method |
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