JPH06244438A - シリコン半導体圧力計の製造方法 - Google Patents
シリコン半導体圧力計の製造方法Info
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- JPH06244438A JPH06244438A JP24621491A JP24621491A JPH06244438A JP H06244438 A JPH06244438 A JP H06244438A JP 24621491 A JP24621491 A JP 24621491A JP 24621491 A JP24621491 A JP 24621491A JP H06244438 A JPH06244438 A JP H06244438A
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- oxide film
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Abstract
(57)【要約】
【目的】 精度、感度、過大圧特性が良好で、ダイアフ
ラムの共振を防止し得るシリコン半導体圧力計の製造方
法を提供するにある。 【構成】 半導体基板の一面側にスピネルエピ層を形成
し、半導体基板のスピネルエピ層に接する面に酸化シリ
コン膜を形成し、スピネルエピ層の表面にポリシリコン
層を形成し、ポリシリコン層をアニ―ル処理して単結晶
化し、ポリシリコン層とスピネルエピ層と酸化シリコン
膜のダイアフラムに対応する部分以外を除去し、半導体
基板とポリシリコンの表面にシリコンエピタキシャル成
長層を形成し、半導体基板の他面より酸化シリコン膜に
達する連通孔をエッチングにより形成し、連通孔を通し
て選択エッチングにより前記酸化シリコン膜を除去する
方法である。
ラムの共振を防止し得るシリコン半導体圧力計の製造方
法を提供するにある。 【構成】 半導体基板の一面側にスピネルエピ層を形成
し、半導体基板のスピネルエピ層に接する面に酸化シリ
コン膜を形成し、スピネルエピ層の表面にポリシリコン
層を形成し、ポリシリコン層をアニ―ル処理して単結晶
化し、ポリシリコン層とスピネルエピ層と酸化シリコン
膜のダイアフラムに対応する部分以外を除去し、半導体
基板とポリシリコンの表面にシリコンエピタキシャル成
長層を形成し、半導体基板の他面より酸化シリコン膜に
達する連通孔をエッチングにより形成し、連通孔を通し
て選択エッチングにより前記酸化シリコン膜を除去する
方法である。
Description
【産業上の利用分野】本発明は、単結晶シリコンで構成
され、精度、感度、過大圧特性が良好で、ダイアフラム
の共振を防止し得るシリコン半導体圧力計の製造方法に
関するものである。
され、精度、感度、過大圧特性が良好で、ダイアフラム
の共振を防止し得るシリコン半導体圧力計の製造方法に
関するものである。
【従来の技術】図９は従来より一般に使用されている従
来例の要部構成説明図で、たとえば、ＴＲＡＮＳＤＵＣ
ＥＲＳ´８５の 「ＭＩＣＲＯＭＥＣＨＡＮＩＣＡＬ
ＴＨＩＮ―ＦＩＬＭ ＣＡＶＩＴＹ ＳＴＲＵＣＴＵＲ
Ｅ ＦＯＲ ＬＯＷ ＰＲＥＳＳＵＲＥ ＡＮＤ ＡＣ
ＯＵＳＴＩＣ ＴＲＡＮＳＤＵＣＥＲ ＡＰＰＬＩＣＡ
ＴＩＯＮＳ」の１８０頁に示されている。図において、
１はシリコンウエハ―、２はシリコンウエハ―１に拡散
により設けられた下側の電極である。３は、シリコンウ
エハ―１と狭い空隙室４を構成するポリシリコンよりな
るダイアフラムである。ダイアフラム３は、電極２と静
電容量電極を構成する。５は、空隙室４と外部とを連通
する連通孔である。この様な半導体圧力計では、狭い空
隙室４は、空隙室４に対応する部分を酸化膜で構成し、
連通孔５からの選択エッチングにより酸化膜を除去して
構成する。６は、ダイアフラム３に設けられた歪み検出
素子である。
来例の要部構成説明図で、たとえば、ＴＲＡＮＳＤＵＣ
ＥＲＳ´８５の 「ＭＩＣＲＯＭＥＣＨＡＮＩＣＡＬ
ＴＨＩＮ―ＦＩＬＭ ＣＡＶＩＴＹ ＳＴＲＵＣＴＵＲ
Ｅ ＦＯＲ ＬＯＷ ＰＲＥＳＳＵＲＥ ＡＮＤ ＡＣ
ＯＵＳＴＩＣ ＴＲＡＮＳＤＵＣＥＲ ＡＰＰＬＩＣＡ
ＴＩＯＮＳ」の１８０頁に示されている。図において、
１はシリコンウエハ―、２はシリコンウエハ―１に拡散
により設けられた下側の電極である。３は、シリコンウ
エハ―１と狭い空隙室４を構成するポリシリコンよりな
るダイアフラムである。ダイアフラム３は、電極２と静
電容量電極を構成する。５は、空隙室４と外部とを連通
する連通孔である。この様な半導体圧力計では、狭い空
隙室４は、空隙室４に対応する部分を酸化膜で構成し、
連通孔５からの選択エッチングにより酸化膜を除去して
構成する。６は、ダイアフラム３に設けられた歪み検出
素子である。
【発明が解決しようとする課題】しかしながら、この様
な装置においては、 （１）ダイアフラム３がポリシリコンで構成されてお
り、内部応力の存在により、ダイアフラム３の剛性が熱
処理によって変化する。 （２）歪み検出素子６は、ポリシリコンのダイアフラム
３に形成しなければならないので、感度が低くなる。 本発明は、この問題点を解決するものである。本発明の
目的は、エピタキシャル成長の単結晶シリコンで構成さ
れ、精度、感度、過大圧特性が良好で、ダイアフラムの
共振を防止し得るシリコン半導体圧力計の製造方法を提
供するにある。
な装置においては、 （１）ダイアフラム３がポリシリコンで構成されてお
り、内部応力の存在により、ダイアフラム３の剛性が熱
処理によって変化する。 （２）歪み検出素子６は、ポリシリコンのダイアフラム
３に形成しなければならないので、感度が低くなる。 本発明は、この問題点を解決するものである。本発明の
目的は、エピタキシャル成長の単結晶シリコンで構成さ
れ、精度、感度、過大圧特性が良好で、ダイアフラムの
共振を防止し得るシリコン半導体圧力計の製造方法を提
供するにある。
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板と、該半導体基板に設けられ
該半導体基板に単結晶成長により形成されたダイアフラ
ムを形成する狭い空隙と、該空隙と外部とを連通する連
通孔と、前記測定ダイアフラムに設けられた歪み検出セ
ンサとを具備してなるシリコン半導体圧力計の製造方法
において、以下の工程を有する事を特徴とするシリコン
半導体圧力計の製造方法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
に、本発明は、半導体基板と、該半導体基板に設けられ
該半導体基板に単結晶成長により形成されたダイアフラ
ムを形成する狭い空隙と、該空隙と外部とを連通する連
通孔と、前記測定ダイアフラムに設けられた歪み検出セ
ンサとを具備してなるシリコン半導体圧力計の製造方法
において、以下の工程を有する事を特徴とするシリコン
半導体圧力計の製造方法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
【０００１】
【作用】以上の構成において、半導体基板の一面側にス
ピネルエピ層を形成する。半導体基板のスピネルエピ層
に接する面に酸化シリコン膜を形成する。スピネルエピ
層の表面にポリシリコン層を形成し、ポリシリコン層を
アニ―ル処理して単結晶化する。ポリシリコン層とスピ
ネルエピ層と酸化シリコン膜の、ダイアフラムに対応す
る部分以外を除去する。
ピネルエピ層を形成する。半導体基板のスピネルエピ層
に接する面に酸化シリコン膜を形成する。スピネルエピ
層の表面にポリシリコン層を形成し、ポリシリコン層を
アニ―ル処理して単結晶化する。ポリシリコン層とスピ
ネルエピ層と酸化シリコン膜の、ダイアフラムに対応す
る部分以外を除去する。
【０００２】半導体基板とポリシリコンの表面にシリコ
ンエピタキシャル成長層を形成する。半導体基板の他面
より酸化シリコン膜に達する連通孔をエッチングにより
形成する。連通孔を通して選択エッチングにより前記酸
化シリコン膜を除去する。以下、実施例に基づき詳細に
説明する。
ンエピタキシャル成長層を形成する。半導体基板の他面
より酸化シリコン膜に達する連通孔をエッチングにより
形成する。連通孔を通して選択エッチングにより前記酸
化シリコン膜を除去する。以下、実施例に基づき詳細に
説明する。
【０００３】
【実施例】図１〜図８は、本発明の一実施例の要部製造
方法説明図である。図において、図９と同一記号の構成
は同一機能を表わす。 （ａ）図１に示す如く、半導体基板１１の一面側にスピ
ネルエピ層１２を形成する。 （ｂ）図２に示す如く、半導体基板１１のスピネルエピ
層１２に接する面に酸化シリコン膜１３を形成する。 なお、スピネルエピ層については、例えば、「ＳＯＩ構
造形成技術」Ｐ２５９古川静二郎編著 産業図書発行
昭和６２年１０月２３日発行 に記載されている。スピ
ネルエピ層１２はシリコンの結晶性を受けついだ膜であ
る。 （ｃ）図３に示す如く、スピネルエピ層１２の表面にポ
リシリコン層１４を形成し、ポリシリコン層１４をアニ
―ル処理して単結晶化する。 （ｄ）図４に示す如く、フォトリソグラフィとエッチン
グ（ＲＩＥ法（リアクティブ イオン エッチング法）
など）により、ポリシリコン層１４とスピネルエピ層１
２と酸化シリコン膜１３との、ダイアフラム３に対応す
る部分以外を除去する。１５はレジストである。 （ｅ）図５に示す如く、半導体基板１１とポリシリコン
層１４の表面にシリコンエピタキシャル成長層１６を形
成する。 （ｆ）図６に示す如く、シリコンエピタキシャル成長層
１６に歪み検出センサ１７を形成する。この場合は、ピ
エゾ抵抗素子が形成される。 （ｇ）図７に示す如く、半導体基板１１の他面より、酸
化シリコン膜１３に達する連通孔１８をエッチングによ
り形成する。 （ｈ）図８に示す如く、連通孔１８を通して選択エッチ
ングにより、酸化シリコン膜１３を除去する。 而して、ダイアフラム３と空隙室４が構成される。
方法説明図である。図において、図９と同一記号の構成
は同一機能を表わす。 （ａ）図１に示す如く、半導体基板１１の一面側にスピ
ネルエピ層１２を形成する。 （ｂ）図２に示す如く、半導体基板１１のスピネルエピ
層１２に接する面に酸化シリコン膜１３を形成する。 なお、スピネルエピ層については、例えば、「ＳＯＩ構
造形成技術」Ｐ２５９古川静二郎編著 産業図書発行
昭和６２年１０月２３日発行 に記載されている。スピ
ネルエピ層１２はシリコンの結晶性を受けついだ膜であ
る。 （ｃ）図３に示す如く、スピネルエピ層１２の表面にポ
リシリコン層１４を形成し、ポリシリコン層１４をアニ
―ル処理して単結晶化する。 （ｄ）図４に示す如く、フォトリソグラフィとエッチン
グ（ＲＩＥ法（リアクティブ イオン エッチング法）
など）により、ポリシリコン層１４とスピネルエピ層１
２と酸化シリコン膜１３との、ダイアフラム３に対応す
る部分以外を除去する。１５はレジストである。 （ｅ）図５に示す如く、半導体基板１１とポリシリコン
層１４の表面にシリコンエピタキシャル成長層１６を形
成する。 （ｆ）図６に示す如く、シリコンエピタキシャル成長層
１６に歪み検出センサ１７を形成する。この場合は、ピ
エゾ抵抗素子が形成される。 （ｇ）図７に示す如く、半導体基板１１の他面より、酸
化シリコン膜１３に達する連通孔１８をエッチングによ
り形成する。 （ｈ）図８に示す如く、連通孔１８を通して選択エッチ
ングにより、酸化シリコン膜１３を除去する。 而して、ダイアフラム３と空隙室４が構成される。
【０００４】以上の製造方法において、半導体基板１１
の一面側にスピネルエピ層１２を形成する。半導体基板
１１のスピネルエピ層１２に接する面に酸化シリコン膜
１３を形成する。スピネルエピ層１２の表面にポリシリ
コン層１４を形成し、ポリシリコン層１４をアニ―ル処
理して単結晶化する。フォトリソグラフィとエッチング
（ＲＩＥ法（リアクティブ イオン エッチング法）な
ど）により、ポリシリコン層１４とスピネルエピ層１２
と酸化シリコン膜１３との、ダイアフラム３に対応する
部分以外を除去する。
の一面側にスピネルエピ層１２を形成する。半導体基板
１１のスピネルエピ層１２に接する面に酸化シリコン膜
１３を形成する。スピネルエピ層１２の表面にポリシリ
コン層１４を形成し、ポリシリコン層１４をアニ―ル処
理して単結晶化する。フォトリソグラフィとエッチング
（ＲＩＥ法（リアクティブ イオン エッチング法）な
ど）により、ポリシリコン層１４とスピネルエピ層１２
と酸化シリコン膜１３との、ダイアフラム３に対応する
部分以外を除去する。
【０００５】半導体基板１１とポリシリコン層１４の表
面にシリコンエピタキシャル成長層１６を形成する。シ
リコンエピタキシャル成長層１６に歪み検出センサ１７
を形成する。この場合は、ピエゾ抵抗素子が形成され
る。半導体基板１１の他面より、酸化シリコン膜１３に
達する連通孔１８をエッチングにより形成する。連通孔
１８を通して選択エッチングにより、酸化シリコン膜１
３を除去する。
面にシリコンエピタキシャル成長層１６を形成する。シ
リコンエピタキシャル成長層１６に歪み検出センサ１７
を形成する。この場合は、ピエゾ抵抗素子が形成され
る。半導体基板１１の他面より、酸化シリコン膜１３に
達する連通孔１８をエッチングにより形成する。連通孔
１８を通して選択エッチングにより、酸化シリコン膜１
３を除去する。
【０００６】この結果、半導体圧力計を全て単結晶シリ
コンで構成出来るために、 （１）安定で高精度のダイアフラム１３が構成出来る。 （２）高感度の歪み検出素子１７を作り込む事ができ
る。 （３）狭い空隙４を構成出来るので、過大圧が外側から
加わっても、ダイアフラム３は、わずかの変位で半導体
基板１１に突当たり保護される。
コンで構成出来るために、 （１）安定で高精度のダイアフラム１３が構成出来る。 （２）高感度の歪み検出素子１７を作り込む事ができ
る。 （３）狭い空隙４を構成出来るので、過大圧が外側から
加わっても、ダイアフラム３は、わずかの変位で半導体
基板１１に突当たり保護される。
【０００７】また、ダイアフラム３の共振は測定流体の
粘性で減衰され、防止する事が出来る。なお、前述の実
施例においては、歪み検出センサ１７はピエゾ抵抗素子
のものについて説明したが、これに限ることはなく、例
えば、振動子形でもよく、要するに、圧力を検出できる
ものであれば良い。なお、前述の実施例において、空隙
４の隙間が小さい場合は、空隙４の周囲の半導体基板１
１の酸化、エッチングを繰返して、隙間を広げば良い。
粘性で減衰され、防止する事が出来る。なお、前述の実
施例においては、歪み検出センサ１７はピエゾ抵抗素子
のものについて説明したが、これに限ることはなく、例
えば、振動子形でもよく、要するに、圧力を検出できる
ものであれば良い。なお、前述の実施例において、空隙
４の隙間が小さい場合は、空隙４の周囲の半導体基板１
１の酸化、エッチングを繰返して、隙間を広げば良い。
【発明の効果】以上説明したように、本発明は、半導体
基板と、該半導体基板に設けられ該半導体基板に単結晶
成長により形成されたダイアフラムを形成する狭い空隙
と、該空隙と外部とを連通する連通孔と、前記測定ダイ
アフラムに設けられた歪み検出センサとを具備してなる
シリコン半導体圧力計の製造方法において、以下の工程
を有する事を特徴とするシリコン半導体圧力計の製造方
法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。 この結果、半導体圧力計を全て単結晶シリコンで構成出
来るために、 （１）安定で高精度のダイアフラムが構成出来る。 （２）高感度の歪み検出センサを作り込む事ができる。 （３）狭い空隙を構成出来るので、過大圧が外側から加
わっても、ダイアフラムは、わずかの変位で半導体基板
に突当たり保護される。また、ダイアフラムの共振は狭
い空隙中の測定流体の粘性抵抗により減衰され、ダイア
フラムの共振を防止する事が出来る。 従って、本発明によれば、エピタキシャル成長の単結晶
シリコンで構成され、精度、感度、過大圧特性が良好
で、ダイアフラムの共振を防止し得るシリコン半導体圧
力計の製造方法を実現することができる。
基板と、該半導体基板に設けられ該半導体基板に単結晶
成長により形成されたダイアフラムを形成する狭い空隙
と、該空隙と外部とを連通する連通孔と、前記測定ダイ
アフラムに設けられた歪み検出センサとを具備してなる
シリコン半導体圧力計の製造方法において、以下の工程
を有する事を特徴とするシリコン半導体圧力計の製造方
法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。 この結果、半導体圧力計を全て単結晶シリコンで構成出
来るために、 （１）安定で高精度のダイアフラムが構成出来る。 （２）高感度の歪み検出センサを作り込む事ができる。 （３）狭い空隙を構成出来るので、過大圧が外側から加
わっても、ダイアフラムは、わずかの変位で半導体基板
に突当たり保護される。また、ダイアフラムの共振は狭
い空隙中の測定流体の粘性抵抗により減衰され、ダイア
フラムの共振を防止する事が出来る。 従って、本発明によれば、エピタキシャル成長の単結晶
シリコンで構成され、精度、感度、過大圧特性が良好
で、ダイアフラムの共振を防止し得るシリコン半導体圧
力計の製造方法を実現することができる。
【図１】本発明の一実施例のスピネル層形成工程説明図
である。
である。
【図２】本発明の一実施例の酸化シリコン膜形成工程説
明図である。
明図である。
【図３】本発明の一実施例のポリシリコン形成工程説明
図である。
図である。
【図４】本発明の一実施例のエッチングン工程説明図で
ある。
ある。
【図５】本発明の一実施例のエピタキシャル成長層形成
工程説明図である。
工程説明図である。
【図６】本発明の一実施例の歪み検出素子形成工程説明
図である。
図である。
【図７】本発明の一実施例の連通孔形成工程説明図であ
る。
る。
【図８】本発明の一実施例のエッチング工程説明図であ
る。
る。
【図９】従来より一般に使用されている従来例の構成説
明図である。
明図である。
３…ダイアフラム ４…空隙室 ５…連通孔 ６…歪み検出素子 １１…半導体基板 １２…ピネル層 １３…酸化シリコン膜 １４…ポリシリコン １５…レジスト １６…エピタキシャル成長層 １７…歪み検出素子 １８…連通孔
【手続補正書】
【提出日】平成３年１０月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 シリコン半導体圧力計の製造方法
【特許請求の範囲】 （１）半導体基板と、 該半導体基板に設けられ該半導体基板に単結晶成長によ
り形成されたダイアフラムを形成する狭い空隙と、 該空隙と外部とを連通する連通孔と、 前記測定ダイアフラムに設けられた歪み検出センサとを
具備してなるシリコン半導体圧力計の製造方法におい
て、 以下の工程を有する事を特徴とするシリコン半導体圧力
計の製造方法。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
り形成されたダイアフラムを形成する狭い空隙と、 該空隙と外部とを連通する連通孔と、 前記測定ダイアフラムに設けられた歪み検出センサとを
具備してなるシリコン半導体圧力計の製造方法におい
て、 以下の工程を有する事を特徴とするシリコン半導体圧力
計の製造方法。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、単結晶シリコンで構成
され、精度、感度、過大圧特性が良好で、ダイアフラム
の共振を防止し得るシリコン半導体圧力計の製造方法に
関するものである。
され、精度、感度、過大圧特性が良好で、ダイアフラム
の共振を防止し得るシリコン半導体圧力計の製造方法に
関するものである。
【０００２】
【従来の技術】図９は従来より一般に使用されている従
来例の要部構成説明図で、たとえば、ＴＲＡＮＳＤＵＣ
ＥＲＳ´８５の 「ＭＩＣＲＯＭＥＣＨＡＮＩＣＡＬ
ＴＨＩＮ―ＦＩＬＭ ＣＡＶＩＴＹ ＳＴＲＵＣＴＵＲ
Ｅ ＦＯＲ ＬＯＷ ＰＲＥＳＳＵＲＥ ＡＮＤ ＡＣ
ＯＵＳＴＩＣ ＴＲＡＮＳＤＵＣＥＲ ＡＰＰＬＩＣＡ
ＴＩＯＮＳ」の１８０頁に示されている。
来例の要部構成説明図で、たとえば、ＴＲＡＮＳＤＵＣ
ＥＲＳ´８５の 「ＭＩＣＲＯＭＥＣＨＡＮＩＣＡＬ
ＴＨＩＮ―ＦＩＬＭ ＣＡＶＩＴＹ ＳＴＲＵＣＴＵＲ
Ｅ ＦＯＲ ＬＯＷ ＰＲＥＳＳＵＲＥ ＡＮＤ ＡＣ
ＯＵＳＴＩＣ ＴＲＡＮＳＤＵＣＥＲ ＡＰＰＬＩＣＡ
ＴＩＯＮＳ」の１８０頁に示されている。
【０００３】図において、１はシリコンウエハ―、２は
シリコンウエハ―１に拡散により設けられた下側の電極
である。３は、シリコンウエハ―１と狭い空隙室４を構
成するポリシリコンよりなるダイアフラムである。ダイ
アフラム３は、電極２と静電容量電極を構成する。５
は、空隙室４と外部とを連通する連通孔である。この様
な半導体圧力計では、狭い空隙室４は、空隙室４に対応
する部分を酸化膜で構成し、連通孔５からの選択エッチ
ングにより酸化膜を除去して構成する。６は、ダイアフ
ラム３に設けられた歪み検出素子である。
シリコンウエハ―１に拡散により設けられた下側の電極
である。３は、シリコンウエハ―１と狭い空隙室４を構
成するポリシリコンよりなるダイアフラムである。ダイ
アフラム３は、電極２と静電容量電極を構成する。５
は、空隙室４と外部とを連通する連通孔である。この様
な半導体圧力計では、狭い空隙室４は、空隙室４に対応
する部分を酸化膜で構成し、連通孔５からの選択エッチ
ングにより酸化膜を除去して構成する。６は、ダイアフ
ラム３に設けられた歪み検出素子である。
【０００４】
【発明が解決しようとする課題】しかしながら、この様
な装置においては、 （１）ダイアフラム３がポリシリコンで構成されてお
り、内部応力の存在により、ダイアフラム３の剛性が熱
処理によって変化する。 （２）歪み検出素子６は、ポリシリコンのダイアフラム
３に形成しなければならないので、感度が低くなる。 本発明は、この問題点を解決するものである。本発明の
目的は、エピタキシャル成長の単結晶シリコンで構成さ
れ、精度、感度、過大圧特性が良好で、ダイアフラムの
共振を防止し得るシリコン半導体圧力計の製造方法を提
供するにある。
な装置においては、 （１）ダイアフラム３がポリシリコンで構成されてお
り、内部応力の存在により、ダイアフラム３の剛性が熱
処理によって変化する。 （２）歪み検出素子６は、ポリシリコンのダイアフラム
３に形成しなければならないので、感度が低くなる。 本発明は、この問題点を解決するものである。本発明の
目的は、エピタキシャル成長の単結晶シリコンで構成さ
れ、精度、感度、過大圧特性が良好で、ダイアフラムの
共振を防止し得るシリコン半導体圧力計の製造方法を提
供するにある。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板と、該半導体基板に設けられ
該半導体基板に単結晶成長により形成されたダイアフラ
ムを形成する狭い空隙と、該空隙と外部とを連通する連
通孔と、前記測定ダイアフラムに設けられた歪み検出セ
ンサとを具備してなるシリコン半導体圧力計の製造方法
において、以下の工程を有する事を特徴とするシリコン
半導体圧力計の製造方法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
に、本発明は、半導体基板と、該半導体基板に設けられ
該半導体基板に単結晶成長により形成されたダイアフラ
ムを形成する狭い空隙と、該空隙と外部とを連通する連
通孔と、前記測定ダイアフラムに設けられた歪み検出セ
ンサとを具備してなるシリコン半導体圧力計の製造方法
において、以下の工程を有する事を特徴とするシリコン
半導体圧力計の製造方法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
【０００６】
【作用】以上の構成において、半導体基板の一面側にス
ピネルエピ層を形成する。半導体基板のスピネルエピ層
に接する面に酸化シリコン膜を形成する。スピネルエピ
層の表面にポリシリコン層を形成し、ポリシリコン層を
アニ―ル処理して単結晶化する。ポリシリコン層とスピ
ネルエピ層と酸化シリコン膜の、ダイアフラムに対応す
る部分以外を除去する。
ピネルエピ層を形成する。半導体基板のスピネルエピ層
に接する面に酸化シリコン膜を形成する。スピネルエピ
層の表面にポリシリコン層を形成し、ポリシリコン層を
アニ―ル処理して単結晶化する。ポリシリコン層とスピ
ネルエピ層と酸化シリコン膜の、ダイアフラムに対応す
る部分以外を除去する。
【０００７】半導体基板とポリシリコンの表面にシリコ
ンエピタキシャル成長層を形成する。半導体基板の他面
より酸化シリコン膜に達する連通孔をエッチングにより
形成する。連通孔を通して選択エッチングにより前記酸
化シリコン膜を除去する。以下、実施例に基づき詳細に
説明する。
ンエピタキシャル成長層を形成する。半導体基板の他面
より酸化シリコン膜に達する連通孔をエッチングにより
形成する。連通孔を通して選択エッチングにより前記酸
化シリコン膜を除去する。以下、実施例に基づき詳細に
説明する。
【０００８】
【実施例】図１〜図８は、本発明の一実施例の要部製造
方法説明図である。図において、図９と同一記号の構成
は同一機能を表わす。 （ａ）図１に示す如く、半導体基板１１の一面側にスピ
ネルエピ層１２を形成する。 （ｂ）図２に示す如く、半導体基板１１のスピネルエピ
層１２に接する面に酸化シリコン膜１３を形成する。 なお、スピネルエピ層については、例えば、「ＳＯＩ構
造形成技術」Ｐ２５９古川静二郎編著 産業図書発行
昭和６２年１０月２３日発行 に記載されている。スピ
ネルエピ層１２はシリコンの結晶性を受けついだ膜であ
る。
方法説明図である。図において、図９と同一記号の構成
は同一機能を表わす。 （ａ）図１に示す如く、半導体基板１１の一面側にスピ
ネルエピ層１２を形成する。 （ｂ）図２に示す如く、半導体基板１１のスピネルエピ
層１２に接する面に酸化シリコン膜１３を形成する。 なお、スピネルエピ層については、例えば、「ＳＯＩ構
造形成技術」Ｐ２５９古川静二郎編著 産業図書発行
昭和６２年１０月２３日発行 に記載されている。スピ
ネルエピ層１２はシリコンの結晶性を受けついだ膜であ
る。
【０００９】（ｃ）図３に示す如く、スピネルエピ層１
２の表面にポリシリコン層１４を形成し、ポリシリコン
層１４をアニ―ル処理して単結晶化する。 （ｄ）図４に示す如く、フォトリソグラフィとエッチン
グ（ＲＩＥ法（リアクティブ イオン エッチング法）
など）により、ポリシリコン層１４とスピネルエピ層１
２と酸化シリコン膜１３との、ダイアフラム３に対応す
る部分以外を除去する。１５はレジストである。
２の表面にポリシリコン層１４を形成し、ポリシリコン
層１４をアニ―ル処理して単結晶化する。 （ｄ）図４に示す如く、フォトリソグラフィとエッチン
グ（ＲＩＥ法（リアクティブ イオン エッチング法）
など）により、ポリシリコン層１４とスピネルエピ層１
２と酸化シリコン膜１３との、ダイアフラム３に対応す
る部分以外を除去する。１５はレジストである。
【００１０】（ｅ）図５に示す如く、半導体基板１１と
ポリシリコン層１４の表面にシリコンエピタキシャル成
長層１６を形成する。 （ｆ）図６に示す如く、シリコンエピタキシャル成長層
１６に歪み検出センサ１７を形成する。この場合は、ピ
エゾ抵抗素子が形成される。 （ｇ）図７に示す如く、半導体基板１１の他面より、酸
化シリコン膜１３に達する連通孔１８をエッチングによ
り形成する。 （ｈ）図８に示す如く、連通孔１８を通して選択エッチ
ングにより、酸化シリコン膜１３を除去する。 而して、ダイアフラム３と空隙室４が構成される。
ポリシリコン層１４の表面にシリコンエピタキシャル成
長層１６を形成する。 （ｆ）図６に示す如く、シリコンエピタキシャル成長層
１６に歪み検出センサ１７を形成する。この場合は、ピ
エゾ抵抗素子が形成される。 （ｇ）図７に示す如く、半導体基板１１の他面より、酸
化シリコン膜１３に達する連通孔１８をエッチングによ
り形成する。 （ｈ）図８に示す如く、連通孔１８を通して選択エッチ
ングにより、酸化シリコン膜１３を除去する。 而して、ダイアフラム３と空隙室４が構成される。
【００１１】以上の製造方法において、半導体基板１１
の一面側にスピネルエピ層１２を形成する。半導体基板
１１のスピネルエピ層１２に接する面に酸化シリコン膜
１３を形成する。スピネルエピ層１２の表面にポリシリ
コン層１４を形成し、ポリシリコン層１４をアニ―ル処
理して単結晶化する。フォトリソグラフィとエッチング
（ＲＩＥ法（リアクティブ イオン エッチング法）な
ど）により、ポリシリコン層１４とスピネルエピ層１２
と酸化シリコン膜１３との、ダイアフラム３に対応する
部分以外を除去する。
の一面側にスピネルエピ層１２を形成する。半導体基板
１１のスピネルエピ層１２に接する面に酸化シリコン膜
１３を形成する。スピネルエピ層１２の表面にポリシリ
コン層１４を形成し、ポリシリコン層１４をアニ―ル処
理して単結晶化する。フォトリソグラフィとエッチング
（ＲＩＥ法（リアクティブ イオン エッチング法）な
ど）により、ポリシリコン層１４とスピネルエピ層１２
と酸化シリコン膜１３との、ダイアフラム３に対応する
部分以外を除去する。
【００１２】半導体基板１１とポリシリコン層１４の表
面にシリコンエピタキシャル成長層１６を形成する。シ
リコンエピタキシャル成長層１６に歪み検出センサ１７
を形成する。この場合は、ピエゾ抵抗素子が形成され
る。半導体基板１１の他面より、酸化シリコン膜１３に
達する連通孔１８をエッチングにより形成する。連通孔
１８を通して選択エッチングにより、酸化シリコン膜１
３を除去する。
面にシリコンエピタキシャル成長層１６を形成する。シ
リコンエピタキシャル成長層１６に歪み検出センサ１７
を形成する。この場合は、ピエゾ抵抗素子が形成され
る。半導体基板１１の他面より、酸化シリコン膜１３に
達する連通孔１８をエッチングにより形成する。連通孔
１８を通して選択エッチングにより、酸化シリコン膜１
３を除去する。
【００１３】この結果、半導体圧力計を全て単結晶シリ
コンで構成出来るために、 （１）安定で高精度のダイアフラム１３が構成出来る。 （２）高感度の歪み検出素子１７を作り込む事ができ
る。 （３）狭い空隙４を構成出来るので、過大圧が外側から
加わっても、ダイアフラム３は、わずかの変位で半導体
基板１１に突当たり保護される。
コンで構成出来るために、 （１）安定で高精度のダイアフラム１３が構成出来る。 （２）高感度の歪み検出素子１７を作り込む事ができ
る。 （３）狭い空隙４を構成出来るので、過大圧が外側から
加わっても、ダイアフラム３は、わずかの変位で半導体
基板１１に突当たり保護される。
【００１４】また、ダイアフラム３の共振は測定流体の
粘性で減衰され、防止する事が出来る。なお、前述の実
施例においては、歪み検出センサ１７はピエゾ抵抗素子
のものについて説明したが、これに限ることはなく、例
えば、振動子形でもよく、要するに、圧力を検出できる
ものであれば良い。なお、前述の実施例において、空隙
４の隙間が小さい場合は、空隙４の周囲の半導体基板１
１の酸化、エッチングを繰返して、隙間を広げば良い。
粘性で減衰され、防止する事が出来る。なお、前述の実
施例においては、歪み検出センサ１７はピエゾ抵抗素子
のものについて説明したが、これに限ることはなく、例
えば、振動子形でもよく、要するに、圧力を検出できる
ものであれば良い。なお、前述の実施例において、空隙
４の隙間が小さい場合は、空隙４の周囲の半導体基板１
１の酸化、エッチングを繰返して、隙間を広げば良い。
【００１５】
【発明の効果】以上説明したように、本発明は、半導体
基板と、該半導体基板に設けられ該半導体基板に単結晶
成長により形成されたダイアフラムを形成する狭い空隙
と、該空隙と外部とを連通する連通孔と、前記測定ダイ
アフラムに設けられた歪み検出センサとを具備してなる
シリコン半導体圧力計の製造方法において、以下の工程
を有する事を特徴とするシリコン半導体圧力計の製造方
法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
基板と、該半導体基板に設けられ該半導体基板に単結晶
成長により形成されたダイアフラムを形成する狭い空隙
と、該空隙と外部とを連通する連通孔と、前記測定ダイ
アフラムに設けられた歪み検出センサとを具備してなる
シリコン半導体圧力計の製造方法において、以下の工程
を有する事を特徴とするシリコン半導体圧力計の製造方
法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
【００１６】この結果、半導体圧力計を全て単結晶シリ
コンで構成出来るために、 （１）安定で高精度のダイアフラムが構成出来る。 （２）高感度の歪み検出センサを作り込む事ができる。 （３）狭い空隙を構成出来るので、過大圧が外側から加
わっても、ダイアフラムは、わずかの変位で半導体基板
に突当たり保護される。また、ダイアフラムの共振は狭
い空隙中の測定流体の粘性抵抗により減衰され、ダイア
フラムの共振を防止する事が出来る。
コンで構成出来るために、 （１）安定で高精度のダイアフラムが構成出来る。 （２）高感度の歪み検出センサを作り込む事ができる。 （３）狭い空隙を構成出来るので、過大圧が外側から加
わっても、ダイアフラムは、わずかの変位で半導体基板
に突当たり保護される。また、ダイアフラムの共振は狭
い空隙中の測定流体の粘性抵抗により減衰され、ダイア
フラムの共振を防止する事が出来る。
【００１７】従って、本発明によれば、エピタキシャル
成長の単結晶シリコンで構成され、精度、感度、過大圧
特性が良好で、ダイアフラムの共振を防止し得るシリコ
ン半導体圧力計の製造方法を実現することができる。
成長の単結晶シリコンで構成され、精度、感度、過大圧
特性が良好で、ダイアフラムの共振を防止し得るシリコ
ン半導体圧力計の製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のスピネル層形成工程説明図
である。
である。
【図２】本発明の一実施例の酸化シリコン膜形成工程説
明図である。
明図である。
【図３】本発明の一実施例のポリシリコン形成工程説明
図である。
図である。
【図４】本発明の一実施例のエッチングン工程説明図で
ある。
ある。
【図５】本発明の一実施例のエピタキシャル成長層形成
工程説明図である。
工程説明図である。
【図６】本発明の一実施例の歪み検出素子形成工程説明
図である。
図である。
【図７】本発明の一実施例の連通孔形成工程説明図であ
る。
る。
【図８】本発明の一実施例のエッチング工程説明図であ
る。
る。
【図９】従来より一般に使用されている従来例の構成説
明図である。
明図である。
【符号の説明】 ３…ダイアフラム ４…空隙室 ５…連通孔 ６…歪み検出素子 １１…半導体基板 １２…ピネル層 １３…酸化シリコン膜 １４…ポリシリコン １５…レジスト １６…エピタキシャル成長層 １７…歪み検出素子 １８…連通孔 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 シリコン半導体圧力計の製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、単結晶シリコンで構成
され、精度、感度、過大圧特性が良好で、ダイアフラム
の共振を防止し得るシリコン半導体圧力計の製造方法に
関するものである。
され、精度、感度、過大圧特性が良好で、ダイアフラム
の共振を防止し得るシリコン半導体圧力計の製造方法に
関するものである。
【０００２】
【従来の技術】図９は従来より一般に使用されている従
来例の要部構成説明図で、たとえば、ＴＲＡＮＳＤＵＣ
ＥＲＳ´８５の 「ＭＩＣＲＯＭＥＣＨＡＮＩＣＡＬ
ＴＨＩＮ―ＦＩＬＭ ＣＡＶＩＴＹ ＳＴＲＵＣＴＵＲ
Ｅ ＦＯＲ ＬＯＷ ＰＲＥＳＳＵＲＥ ＡＮＤ ＡＣ
ＯＵＳＴＩＣ ＴＲＡＮＳＤＵＣＥＲ ＡＰＰＬＩＣＡ
ＴＩＯＮＳ」の１８０頁に示されている。
来例の要部構成説明図で、たとえば、ＴＲＡＮＳＤＵＣ
ＥＲＳ´８５の 「ＭＩＣＲＯＭＥＣＨＡＮＩＣＡＬ
ＴＨＩＮ―ＦＩＬＭ ＣＡＶＩＴＹ ＳＴＲＵＣＴＵＲ
Ｅ ＦＯＲ ＬＯＷ ＰＲＥＳＳＵＲＥ ＡＮＤ ＡＣ
ＯＵＳＴＩＣ ＴＲＡＮＳＤＵＣＥＲ ＡＰＰＬＩＣＡ
ＴＩＯＮＳ」の１８０頁に示されている。
【０００３】図において、１はシリコンウエハ―、２は
シリコンウエハ―１に拡散により設けられた下側の電極
である。３は、シリコンウエハ―１と狭い空隙室４を構
成するポリシリコンよりなるダイアフラムである。ダイ
アフラム３は、電極２と静電容量電極を構成する。５
は、空隙室４と外部とを連通する連通孔である。この様
な半導体圧力計では、狭い空隙室４は、空隙室４に対応
する部分を酸化膜で構成し、連通孔５からの選択エッチ
ングにより酸化膜を除去して構成する。６は、ダイアフ
ラム３に設けられた歪み検出素子である。
シリコンウエハ―１に拡散により設けられた下側の電極
である。３は、シリコンウエハ―１と狭い空隙室４を構
成するポリシリコンよりなるダイアフラムである。ダイ
アフラム３は、電極２と静電容量電極を構成する。５
は、空隙室４と外部とを連通する連通孔である。この様
な半導体圧力計では、狭い空隙室４は、空隙室４に対応
する部分を酸化膜で構成し、連通孔５からの選択エッチ
ングにより酸化膜を除去して構成する。６は、ダイアフ
ラム３に設けられた歪み検出素子である。
【０００４】
【発明が解決しようとする課題】しかしながら、この様
な装置においては、 （１）ダイアフラム３がポリシリコンで構成されてお
り、内部応力の存在により、ダイアフラム３の剛性が熱
処理によって変化する。 （２）歪み検出素子６は、ポリシリコンのダイアフラム
３に形成しなければならないので、感度が低くなる。 本発明は、この問題点を解決するものである。本発明の
目的は、エピタキシャル成長の単結晶シリコンで構成さ
れ、精度、感度、過大圧特性が良好で、ダイアフラムの
共振を防止し得るシリコン半導体圧力計の製造方法を提
供するにある。
な装置においては、 （１）ダイアフラム３がポリシリコンで構成されてお
り、内部応力の存在により、ダイアフラム３の剛性が熱
処理によって変化する。 （２）歪み検出素子６は、ポリシリコンのダイアフラム
３に形成しなければならないので、感度が低くなる。 本発明は、この問題点を解決するものである。本発明の
目的は、エピタキシャル成長の単結晶シリコンで構成さ
れ、精度、感度、過大圧特性が良好で、ダイアフラムの
共振を防止し得るシリコン半導体圧力計の製造方法を提
供するにある。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板と、該半導体基板に設けられ
該半導体基板に単結晶成長により形成されたダイアフラ
ムを形成する狭い空隙と、該空隙と外部とを連通する連
通孔と、前記測定ダイアフラムに設けられた歪み検出セ
ンサとを具備してなるシリコン半導体圧力計の製造方法
において、以下の工程を有する事を特徴とするシリコン
半導体圧力計の製造方法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
に、本発明は、半導体基板と、該半導体基板に設けられ
該半導体基板に単結晶成長により形成されたダイアフラ
ムを形成する狭い空隙と、該空隙と外部とを連通する連
通孔と、前記測定ダイアフラムに設けられた歪み検出セ
ンサとを具備してなるシリコン半導体圧力計の製造方法
において、以下の工程を有する事を特徴とするシリコン
半導体圧力計の製造方法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
【０００６】
【作用】以上の構成において、半導体基板の一面側にス
ピネルエピ層を形成する。半導体基板のスピネルエピ層
に接する面に酸化シリコン膜を形成する。スピネルエピ
層の表面にポリシリコン層を形成し、ポリシリコン層を
アニ―ル処理して単結晶化する。ポリシリコン層とスピ
ネルエピ層と酸化シリコン膜の、ダイアフラムに対応す
る部分以外を除去する。
ピネルエピ層を形成する。半導体基板のスピネルエピ層
に接する面に酸化シリコン膜を形成する。スピネルエピ
層の表面にポリシリコン層を形成し、ポリシリコン層を
アニ―ル処理して単結晶化する。ポリシリコン層とスピ
ネルエピ層と酸化シリコン膜の、ダイアフラムに対応す
る部分以外を除去する。
【０００７】半導体基板とポリシリコンの表面にシリコ
ンエピタキシャル成長層を形成する。半導体基板の他面
より酸化シリコン膜に達する連通孔をエッチングにより
形成する。連通孔を通して選択エッチングにより前記酸
化シリコン膜を除去する。以下、実施例に基づき詳細に
説明する。
ンエピタキシャル成長層を形成する。半導体基板の他面
より酸化シリコン膜に達する連通孔をエッチングにより
形成する。連通孔を通して選択エッチングにより前記酸
化シリコン膜を除去する。以下、実施例に基づき詳細に
説明する。
【０００８】
【実施例】図１〜図８は、本発明の一実施例の要部製造
方法説明図である。図において、図９と同一記号の構成
は同一機能を表わす。 （ａ）図１に示す如く、半導体基板１１の一面側にスピ
ネルエピ層１２を形成する。 （ｂ）図２に示す如く、半導体基板１１のスピネルエピ
層１２に接する面に酸化シリコン膜１３を形成する。な
お、スピネルエピ層については、例えば、「ＳＯＩ構造
形成技術」Ｐ２５９古川静二郎編著 産業図書発行 昭
和６２年１０月２３日発行 に記載されている。スピネ
ルエピ層１２はシリコンの結晶性を受けついだ膜であ
る。
方法説明図である。図において、図９と同一記号の構成
は同一機能を表わす。 （ａ）図１に示す如く、半導体基板１１の一面側にスピ
ネルエピ層１２を形成する。 （ｂ）図２に示す如く、半導体基板１１のスピネルエピ
層１２に接する面に酸化シリコン膜１３を形成する。な
お、スピネルエピ層については、例えば、「ＳＯＩ構造
形成技術」Ｐ２５９古川静二郎編著 産業図書発行 昭
和６２年１０月２３日発行 に記載されている。スピネ
ルエピ層１２はシリコンの結晶性を受けついだ膜であ
る。
【０００９】（ｃ）図３に示す如く、スピネルエピ層１
２の表面にポリシリコン層１４を形成し、ポリシリコン
層１４をアニ―ル処理して単結晶化する。 （ｄ）図４に示す如く、フォトリソグラフィとエッチン
グ（ＲＩＥ法（リアクティブ イオン エッチング法）
など）により、ポリシリコン層１４とスピネルエピ層１
２と酸化シリコン膜１３との、ダイアフラム３に対応す
る部分以外を除去する。１５はレジストである。
２の表面にポリシリコン層１４を形成し、ポリシリコン
層１４をアニ―ル処理して単結晶化する。 （ｄ）図４に示す如く、フォトリソグラフィとエッチン
グ（ＲＩＥ法（リアクティブ イオン エッチング法）
など）により、ポリシリコン層１４とスピネルエピ層１
２と酸化シリコン膜１３との、ダイアフラム３に対応す
る部分以外を除去する。１５はレジストである。
【００１０】（ｅ）図５に示す如く、半導体基板１１と
ポリシリコン層１４の表面にシリコンエピタキシャル成
長層１６を形成する。 （ｆ）図６に示す如く、シリコンエピタキシャル成長層
１６に歪み検出センサ１７を形成する。この場合は、ピ
エゾ抵抗素子が形成される。 （ｇ）図７に示す如く、半導体基板１１の他面より、酸
化シリコン膜１３に達する連通孔１８をエッチングによ
り形成する。 （ｈ）図８に示す如く、連通孔１８を通して選択エッチ
ングにより、酸化シリコン膜１３を除去する。 而して、ダイアフラム３と空隙室４が構成される。
ポリシリコン層１４の表面にシリコンエピタキシャル成
長層１６を形成する。 （ｆ）図６に示す如く、シリコンエピタキシャル成長層
１６に歪み検出センサ１７を形成する。この場合は、ピ
エゾ抵抗素子が形成される。 （ｇ）図７に示す如く、半導体基板１１の他面より、酸
化シリコン膜１３に達する連通孔１８をエッチングによ
り形成する。 （ｈ）図８に示す如く、連通孔１８を通して選択エッチ
ングにより、酸化シリコン膜１３を除去する。 而して、ダイアフラム３と空隙室４が構成される。
【００１１】以上の製造方法において、半導体基板１１
の一面側にスピネルエピ層１２を形成する。半導体基板
１１のスピネルエピ層１２に接する面に酸化シリコン膜
１３を形成する。スピネルエピ層１２の表面にポリシリ
コン層１４を形成し、ポリシリコン層１４をアニ―ル処
理して単結晶化する。フォトリソグラフィとエッチング
（ＲＩＥ法（リアクティブ イオン エッチング法）な
ど）により、ポリシリコン層１４とスピネルエピ層１２
と酸化シリコン膜１３との、ダイアフラム３に対応する
部分以外を除去する。
の一面側にスピネルエピ層１２を形成する。半導体基板
１１のスピネルエピ層１２に接する面に酸化シリコン膜
１３を形成する。スピネルエピ層１２の表面にポリシリ
コン層１４を形成し、ポリシリコン層１４をアニ―ル処
理して単結晶化する。フォトリソグラフィとエッチング
（ＲＩＥ法（リアクティブ イオン エッチング法）な
ど）により、ポリシリコン層１４とスピネルエピ層１２
と酸化シリコン膜１３との、ダイアフラム３に対応する
部分以外を除去する。
【００１２】半導体基板１１とポリシリコン層１４の表
面にシリコンエピタキシャル成長層１６を形成する。シ
リコンエピタキシャル成長層１６に歪み検出センサ１７
を形成する。この場合は、ピエゾ抵抗素子が形成され
る。半導体基板１１の他面より、酸化シリコン膜１３に
達する連通孔１８をエッチングにより形成する。連通孔
１８を通して選択エッチングにより、酸化シリコン膜１
３を除去する。
面にシリコンエピタキシャル成長層１６を形成する。シ
リコンエピタキシャル成長層１６に歪み検出センサ１７
を形成する。この場合は、ピエゾ抵抗素子が形成され
る。半導体基板１１の他面より、酸化シリコン膜１３に
達する連通孔１８をエッチングにより形成する。連通孔
１８を通して選択エッチングにより、酸化シリコン膜１
３を除去する。
【００１３】この結果、半導体圧力計を全て単結晶シリ
コンで構成出来るために、 （１）安定で高精度のダイアフラム１３が構成出来る。 （２）高感度の歪み検出素子１７を作り込む事ができ
る。 （３）狭い空隙４を構成出来るので、過大圧が外側から
加わっても、ダイアフラム３は、わずかの変位で半導体
基板１１に突当たり保護される。
コンで構成出来るために、 （１）安定で高精度のダイアフラム１３が構成出来る。 （２）高感度の歪み検出素子１７を作り込む事ができ
る。 （３）狭い空隙４を構成出来るので、過大圧が外側から
加わっても、ダイアフラム３は、わずかの変位で半導体
基板１１に突当たり保護される。
【００１４】また、ダイアフラム３の共振は測定流体の
粘性で減衰され、防止する事が出来る。なお、前述の実
施例においては、歪み検出センサ１７はピエゾ抵抗素子
のものについて説明したが、これに限ることはなく、例
えば、振動子形でもよく、要するに、圧力を検出できる
ものであれば良い。なお、前述の実施例において、空隙
４の隙間が小さい場合は、空隙４の周囲の半導体基板１
１の酸化、エッチングを繰返して、隙間を広げば良い。
粘性で減衰され、防止する事が出来る。なお、前述の実
施例においては、歪み検出センサ１７はピエゾ抵抗素子
のものについて説明したが、これに限ることはなく、例
えば、振動子形でもよく、要するに、圧力を検出できる
ものであれば良い。なお、前述の実施例において、空隙
４の隙間が小さい場合は、空隙４の周囲の半導体基板１
１の酸化、エッチングを繰返して、隙間を広げば良い。
【００１５】
【発明の効果】以上説明したように、本発明は、半導体
基板と、該半導体基板に設けられ該半導体基板に単結晶
成長により形成されたダイアフラムを形成する狭い空隙
と、該空隙と外部とを連通する連通孔と、前記測定ダイ
アフラムに設けられた歪み検出センサとを具備してなる
シリコン半導体圧力計の製造方法において、以下の工程
を有する事を特徴とするシリコン半導体圧力計の製造方
法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
基板と、該半導体基板に設けられ該半導体基板に単結晶
成長により形成されたダイアフラムを形成する狭い空隙
と、該空隙と外部とを連通する連通孔と、前記測定ダイ
アフラムに設けられた歪み検出センサとを具備してなる
シリコン半導体圧力計の製造方法において、以下の工程
を有する事を特徴とするシリコン半導体圧力計の製造方
法を採用した。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
【００１６】この結果、半導体圧力計を全て単結晶シリ
コンで構成出来るために、 （１）安定で高精度のダイアフラムが構成出来る。 （２）高感度の歪み検出センサを作り込む事ができる。 （３）狭い空隙を構成出来るので、過大圧が外側から加
わっても、ダイアフラムは、わずかの変位で半導体基板
に突当たり保護される。また、ダイアフラムの共振は狭
い空隙中の測定流体の粘性抵抗により減衰され、ダイア
フラムの共振を防止する事が出来る。
コンで構成出来るために、 （１）安定で高精度のダイアフラムが構成出来る。 （２）高感度の歪み検出センサを作り込む事ができる。 （３）狭い空隙を構成出来るので、過大圧が外側から加
わっても、ダイアフラムは、わずかの変位で半導体基板
に突当たり保護される。また、ダイアフラムの共振は狭
い空隙中の測定流体の粘性抵抗により減衰され、ダイア
フラムの共振を防止する事が出来る。
【００１７】従って、本発明によれば、エピタキシャル
成長の単結晶シリコンで構成され、精度、感度、過大圧
特性が良好で、ダイアフラムの共振を防止し得るシリコ
ン半導体圧力計の製造方法を実現することができる。
成長の単結晶シリコンで構成され、精度、感度、過大圧
特性が良好で、ダイアフラムの共振を防止し得るシリコ
ン半導体圧力計の製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のスピネル層形成工程説明図
である。
である。
【図２】本発明の一実施例の酸化シリコン膜形成工程説
明図である。
明図である。
【図３】本発明の一実施例のポリシリコン形成工程説明
図である。
図である。
【図４】本発明の一実施例のエッチングン工程説明図で
ある。
ある。
【図５】本発明の一実施例のエピタキシャル成長層形成
工程説明図である。
工程説明図である。
【図６】本発明の一実施例の歪み検出素子形成工程説明
図である。
図である。
【図７】本発明の一実施例の連通孔形成工程説明図であ
る。
る。
【図８】本発明の一実施例のエッチング工程説明図であ
る。
る。
【図９】従来より一般に使用されている従来例の構成説
明図である。
明図である。
【符号の説明】 ３…ダイアフラム ４…空隙室 ５…連通孔 ６…歪み検出素子 １１…半導体基板 １２…ピネル層 １３…酸化シリコン膜 １４…ポリシリコン １５…レジスト １６…エピタキシャル成長層 １７…歪み検出素子 １８…連通孔
Claims (1)
- 【請求項１】（１）半導体基板と、 該半導体基板に設けられ該半導体基板に単結晶成長によ
り形成されたダイアフラムを形成する狭い空隙と、 該空隙と外部とを連通する連通孔と、 前記測定ダイアフラムに設けられた歪み検出センサとを
具備してなるシリコン半導体圧力計の製造方法におい
て、 以下の工程を有する事を特徴とするシリコン半導体圧力
計の製造方法。 （ａ）前記半導体基板の一面側にスピネルエピ層を形成
する工程。 （ｂ）前記半導体基板の前記スピネルエピ層に接する面
に酸化シリコン膜を形成する工程。 （ｃ）前記スピネルエピ層の表面にポリシリコン層を形
成し該ポリシリコン層をアニ―ル処理して単結晶化する
工程。 （ｄ）該ポリシリコン層と前記スピネルエピ層と前記酸
化シリコン膜の前記ダイアフラムに対応する部分以外を
除去する工程。 （ｅ）前記半導体基板と前記ポリシリコンの表面にシリ
コンエピタキシャル成長層を形成する工程。 （ｆ）前記半導体基板の他面より前記酸化シリコン膜に
達する連通孔をエッチングにより形成する工程。 （ｇ）該連通孔を通して選択エッチングにより前記酸化
シリコン膜を除去する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24621491A JPH06244438A (ja) | 1991-09-25 | 1991-09-25 | シリコン半導体圧力計の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24621491A JPH06244438A (ja) | 1991-09-25 | 1991-09-25 | シリコン半導体圧力計の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244438A true JPH06244438A (ja) | 1994-09-02 |
Family
ID=17145219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24621491A Pending JPH06244438A (ja) | 1991-09-25 | 1991-09-25 | シリコン半導体圧力計の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244438A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996030950A1 (fr) * | 1995-03-29 | 1996-10-03 | Yokogawa Electric Corporation | Capteur de pression a semi-conducteur et procede de production de ce dernier |
| JP2007240250A (ja) * | 2006-03-07 | 2007-09-20 | Fujikura Ltd | 圧力センサ、圧力センサパッケージ、圧力センサモジュール、及び電子部品 |
| JP2007248212A (ja) * | 2006-03-15 | 2007-09-27 | Fujikura Ltd | 圧力センサパッケージ及び電子部品 |
| EP2568269A2 (en) | 2011-08-25 | 2013-03-13 | Yokogawa Electric Corporation | Resonant pressure sensor and method of manufacturing the same |
-
1991
- 1991-09-25 JP JP24621491A patent/JPH06244438A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996030950A1 (fr) * | 1995-03-29 | 1996-10-03 | Yokogawa Electric Corporation | Capteur de pression a semi-conducteur et procede de production de ce dernier |
| JP2007240250A (ja) * | 2006-03-07 | 2007-09-20 | Fujikura Ltd | 圧力センサ、圧力センサパッケージ、圧力センサモジュール、及び電子部品 |
| JP2007248212A (ja) * | 2006-03-15 | 2007-09-27 | Fujikura Ltd | 圧力センサパッケージ及び電子部品 |
| EP2568269A2 (en) | 2011-08-25 | 2013-03-13 | Yokogawa Electric Corporation | Resonant pressure sensor and method of manufacturing the same |
| US9003889B2 (en) | 2011-08-25 | 2015-04-14 | Yokogawa Electric Corporation | Resonant pressure sensor and method of manufacturing the same |
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