JPH06242156A - Ｆ／ｖ変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 従来検出不能であった１パルス以下の周期を
鋸歯状波の電圧により読み取り、周波数の高低に拘らず
分解能を向上して、低域から高域までの幅広いダイナミ
ックレンジに渡って高精度な変換を可能とすると共に、
クロックの周波数を高くする必要をなくして、回路を小
規模にし、低コスト化を可能とする。 【構成】 被変換入力信号を起点として一定周期の鋸歯
状波を発生させる鋸歯状波発生回路１と、被変換入力信
号の一周期の間の鋸歯状波の数を計数するカウンタ２
と、このカウンタ２に計数されるカウンタ値を記憶する
記憶回路３と、この記憶回路３の出力をアナログ量に変
換するＤ／Ａ変換器４と、前記一周期の計数が完了する
被変換入力信号が入力された時の鋸歯状波の電圧を保持
するホールド回路８と、このホールド回路８に保持され
た電圧とＤ／Ａ変換器４の出力電圧とを重畳する加算回
路５と、この加算回路５の出力電圧を除算する除算回路
６とを具備してなるもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｆ／Ｖ変換回路に関
し、さらに詳しくは周期測定を用いたＦ／Ｖ変換回路に
関する。

【０００２】

【従来の技術】従来から、周波数を電圧に変換する所謂
Ｆ／Ｖ変換回路としては種々のものが知られており、ア
ナログ方式とデジタル方式に大別される。アナログ方式
としては、デスクリートまたは専用のｉｃを使ったもの
が知られており、図３に示されるように、例えばエンコ
ーダパルス信号等の被変換入力信号ｆに従って、単安定
マルチバイブレータ１０において、一定幅、一定電圧の
ワンショットパルスを発生させ、それをローパスフィル
タ１１により平滑にするというもので、出力電圧が周波
数に比例することを利用している。

【０００３】デジタル方式は、パルスカウント方式と周
期測定方式に大別され、パルスカウント方式とは、図４
に示されるように、単位時間発生器１５の信号に従っ
て、単位時間中に入力される被変換入力信号ｆのパルス
数をカウンタ１２によりカウントし、このカウンタ値を
ラッチ回路１３により記憶して、その値をＤ／Ａ変換器
１４によりアナログ電圧に変換するというものである。

【０００４】一方周期測定方式とは、図５（ａ）に示さ
れるように、入力される被変換入力信号ｆのパルス周期
の間に、一定周期のクロックパルスが何個計数されるか
をカウンタ１６によりカウントし、このカウンタ値をラ
ッチ回路１７により記憶して、その値をＤ／Ａ変換器１
８によりアナログ電圧に変換し、さらにこの場合のカウ
ンタ値は周波数に反比例しているので、そのアナログ電
圧を除算回路１９により除算するというものであり、ま
た、図５（ｂ）に示されるように、除算回路１９に代え
て、ラッチ回路１７とＤ／Ａ変換器１８との間に、除算
の値が書き込まれたデータテーブルを記憶するＲＯＭを
配するタイプもある。

【０００５】

【発明が解決しようとする課題】しかしながら、上記各
Ｆ／Ｖ変換回路においては、以下の問題点がある。すな
わち、アナログ方式においては、その性能はローパスフ
ィルタ１１の性能により決定されるわけであるが、基本
的にローパスフィルタ１１のカットオフ周波数を高くす
ると、過渡特性は良化するが、リップル分が多くなって
しまい、一方カットオフ周波数を低くすると、リップル
分は減るが、過渡特性が悪化するという相反する問題が
ある。

【０００６】また、デジタル方式のパルスカウント方式
においては、周波数が低くなるにつれて、単位時間当た
りのパルス数が少なくなってくるために、低い周波数で
は分解能が低下するという問題がある。ここで、単位時
間を長くして低い周波数での分解能を上げることも考え
られるが、そのようにすると、今度は高い周波数での応
答が悪化するという相反する問題がある。

【０００７】また、デジタル方式の周期測定方式におい
ては、周波数が高くなるにつれて、カウントされるパル
ス数が少なくなり、１パルスの誤差で周期が大きく変化
してしまうことになるが、１パルス以下の周期を読み取
ることができないので、分解能が低下するという問題が
ある。ここで、高い周波数における分解能を上げるべ
く、クロック周波数を高くすることが考えられるが、こ
のようにすると、今度は低い周波数の時に、カウンタ１
６のビット数が多くなってしまい、従って回路を大規模
にしなければならず、高コストになるという問題があ
る。このように、上記従来のＦ／Ｖ変換回路において
は、何れの構成を採っても、周波数の高低により精度が
悪くなったり、それを解決しようとすると高コストとな
るといった問題があった。

【０００８】そこで本発明は、広いダイナミックレンジ
の変換を高精度にでき、しかも小規模で、低コストなＦ
／Ｖ変換回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明のＦ／Ｖ変換回路
は上記目的を達成するために、周期測定を用いたＦ／Ｖ
変換回路であって、被変換入力信号を起点として一定周
期の鋸歯状波を発生させる鋸歯状波発生回路と、前記被
変換入力信号の一周期の間の前記鋸歯状波の数を計数す
るカウンタと、このカウンタに計数されるカウンタ値を
記憶する記憶回路と、この記憶回路の出力をアナログ量
に変換するＤ／Ａ変換器と、前記一周期の計数が完了す
る被変換入力信号が入力された時の前記鋸歯状波の電圧
を保持するホールド回路と、このホールド回路に保持さ
れた電圧と前記Ｄ／Ａ変換器の出力電圧とを重畳する加
算回路と、この加算回路の出力電圧を除算する除算回路
とを具備していることを特徴としている。

【００１０】

【作用】このような手段におけるＦ／Ｖ変換回路によれ
ば、被変換入力信号が入力されると、鋸歯状波発生回路
において、該被変換入力信号を起点として一定周期の鋸
歯状波が発生し、被変換入力信号の一周期の間の鋸歯状
波の数が、カウンタにおいて計数され、このカウンタ値
は、記憶回路において記憶された後、Ｄ／Ａ変換器にお
いてアナログ量に変換される。一方、ホールド回路にお
いては、一周期の計数が完了する被変換入力信号が入力
された時の鋸歯状波の電圧が保持され、この電圧値は、
加算回路において、Ｄ／Ａ変換器の出力電圧に重畳さ
れ、その後加算回路の出力電圧は、除算回路において除
算されて、Ｆ／Ｖ変換がなされる。

【００１１】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の一実施例を示すＦ／Ｖ変換回路図
を、図２はその回路動作を説明するためのタイミングチ
ャートをそれぞれ示しており、本実施例のＦ／Ｖ変換回
路は、例えばモータの速度検出装置に適用されている。
図１において、符号１は、エンコーダパルス信号等の被
変換入力信号ｆをトリガーとして周期ｔ（一定）の鋸歯
状波を発生し、かつ次の被変換入力信号が入力されると
該鋸歯状波の電圧を上昇途中でも０ボルトに引き戻すよ
う構成されると共に、鋸歯状波のピーク時にハイ、ロー
が変化するパルスを発生する鋸歯状波発生回路を、２は
鋸歯状波発生回路１から鋸歯状波のピーク時に出力され
るパルスを計数すると共に、被変換入力信号によりその
カウンタ値をクリヤするカウンタを、３はカウンタ２の
カウンタ値を次の被変換入力信号が入力されるまで保持
する記憶回路たるラッチ回路を、４はラッチ回路３のデ
ジタル出力をアナログ電圧に変換するＤ／Ａ変換器を、
７は鋸歯状波発生回路１から鋸歯状波のピーク時に出力
されるパルスに従って、そのパルス発生時に一定時間の
パルス（ホールド禁止パルス）を発生するワンショット
回路を、８は被変換入力信号が入力された時の鋸歯状波
発生回路１からの鋸歯状波の電圧値をサンプルホールド
すると共に、ワンショット回路７からのホールド禁止パ
ルスに従って、カウント時の鋸歯状波の立ち下がりの電
圧値のホールドを禁じるサンプルホールド回路を、５は
サンプルホールド回路８とＤ／Ａ変換器４の出力電圧を
重畳する加算回路を、６は加算回路５の出力電圧を除算
する除算回路をそれぞれ示している。

【００１２】次に、上記構成のＦ／Ｖ変換回路の動作に
ついて、以下説明する。先ず、図２（ａ）に示されるよ
うな被変換入力信号が鋸歯状波発生回路１に入力される
と、鋸歯状波発生回路１においては、被変換入力信号Ｐ
１（以降のパルスＰ２…についても同じ）の立ち上がり
に同期して、図２（ｂ）に示されるような周期ｔの鋸歯
状波が発生する。この鋸歯状波は、図２（ｂ）に示され
るように、一定電圧に達すると自掃により０ボルトに戻
り、しかも次の被変換入力信号Ｐ２が入力されると、上
昇の途中でも０ボルトに引き戻されて再び上昇を始め
る。ここで、上記電圧の上昇率は常に一定に設定されて
いるので、鋸歯状波の周期ｔは常に一定である。また、
鋸歯状波発生回路１は上記鋸歯状波を発生すると同時
に、自掃により０ボルトに戻る時に、図２（ｃ）に示さ
れるようなパルスを発生する

【００１３】このパルスはカウンタ２において計数さ
れ、このカウンタ値は、図２（ｆ）に示されるように、
次の被変換入力信号Ｐ２が入力されると、その立ち上が
りの時点でクリヤされる。

【００１４】このカウンタ値は、図２（ｇ）に示される
ように、次の被変換入力信号Ｐ２の立ち上がり時にラッ
チ回路３に記憶される。

【００１５】ラッチ回路３のデジタル出力値は、Ｄ／Ａ
変換器４において、図２（ｈ）に示されるようなアナロ
グ電圧値に変換される。ここで、被変換入力信号の周期
を、図２に示されるようにＴ１とすると、Ｔ１＝４ｔ＋
Δｔとなるが、上記で計数した値は４ｔであり、従来も
検出不能であり誤差となっていたΔｔは含まれていな
い。しかしながら、本実施例においては、その点は解消
されている。以下その手法を説明する。

【００１６】被変換入力信号Ｐ２がサンプルホールド回
路８に入力されると、その時点における鋸歯状波の電圧
値が、次の被変換入力信号Ｐ２が入力されるまでホール
ドされる。すなわち、被変換入力信号Ｐ１が入力された
場合には、図２に示されるように、その時点の鋸歯状波
は“０”であるので、サンプルホールド回路８には
“０”が次の被変換入力信号Ｐ２が入力されるまでホー
ルドされ、次の被変換入力信号Ｐ２が入力されると、そ
の時点の鋸歯状波は一定電圧への上昇途中であるので、
サンプルホールド回路８には、その電圧値が次の被変換
入力信号Ｐ３が入力されるまでホールドされ、サンプル
ホールド回路８からは、図２（ｅ）に示される信号が出
力される。

【００１７】ここで、上記鋸歯状波発生回路１から鋸歯
状波のピーク時に出力される、図２（ｃ）に示されるパ
ルスは、ワンショト回路７に入力され、ワンショト回路
７において、図２（ｄ）に示されるようなパルス発生時
に同期して一定時間のホールド禁止パルスを発生する。
このホールド禁止パルスは、上記サンプルホールド回路
８に入力され、サンプルホールド回路８において、この
禁止パルス発生時の鋸歯状波電圧のホールドが禁止され
る。これは、被変換入力信号のパルスＰ１，Ｐ２等の立
ち上がりの時点が、鋸歯状波の一定電圧に達した時に重
なった場合には、サンプルホールド回路８において、鋸
歯状波の立ち下がり時の電圧値がホールドされることと
なるが、この時点での鋸歯状波はカウンタ２によりカウ
ントされているので、この時点の鋸歯状波の電圧値のホ
ールドは必要なく、従って上記ホールド禁止パルスによ
りそれを防止している。

【００１８】このようにして、サンプルホールド回路８
からは、図２（ｅ）に示される信号が出力されるわけで
あるが、これはΔｔに相当するものである。

【００１９】この信号は、加算回路５において、上記Ｄ
／Ａ変換器４からの出力信号（４ｔ相当分）に重畳され
る。従って、加算回路５からは、図２（ｉ）に示される
ような、４ｔ＋Δｔ＝Ｔ１に当たる電圧値が出力され
る。

【００２０】ここで、周波数＝Ｋ／周期（Ｋは定数） という関係があるので、加算回路５からの出力電圧を、
除算回路６において除算すると、図２（ｊ）に示される
ような、周波数に比例した電圧値が得られることにな
る。なお、図２（ａ）〜図２（ｊ）の波形図は、図１中
の符号ａ〜ｊの地点のそれに対応している。

【００２１】このように、本実施例においては、従来検
出不能であった１パルス以下の周期Δｔを鋸歯状波の電
圧により読み取るようにしているので、周波数の高低に
拘らず分解能を向上できるようになっており、従って低
域から高域までの幅広いダイナミックレンジに渡って、
高精度なＦ／Ｖ変換が可能となっている。また、高い周
波数における分解能を向上できることから、クロックの
周波数を高くする必要がなく、従って回路を小規模にで
き、低コスト化も可能となっている。

【００２２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変形可能であるというのはいうまでもなく、例え
ば、上記実施例においては、被変換入力信号ｆをエンコ
ーダパルス信号としているが、ＣＰＵの出力パルス等の
他のパルスを用いることも可能である。

【００２３】なお、本発明はモータの速度検出装置にの
み適用されるものではなく、他の装置にも勿論適用可能
である。

【００２４】

【発明の効果】以上述べたように本発明のＦ／Ｖ変換回
路によれば、従来検出不能であった１パルス以下の周期
を鋸歯状波の電圧により読み取るようにしたので、周波
数の高低に拘らず分解能を向上でき、従って低域から高
域までの幅広いダイナミックレンジに渡って、高精度な
変換が可能となる。また、高い周波数における分解能を
向上できることから、クロックの周波数を高くする必要
がなく、従って回路を小規模にでき、低コスト化が可能
となる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＦ／Ｖ変換回路図であ
る。

【図２】図１の回路動作を説明するためのタイミングチ
ャートである。

【図３】従来技術を示すアナログ方式のＦ／Ｖ変換回路
図である。

【図４】従来技術を示すデジタル方式におけるパルスカ
ウント方式のＦ／Ｖ変換回路図である。

【図５】従来技術を示すデジタル方式における周期測定
方式のＦ／Ｖ変換回路図である。

【符号の説明】

１ 鋸歯状波発生回路 ２ カウンタ ３ 記憶回路 ４ Ｄ／Ａ変換器 ５ 加算回路 ６ 除算回路 ８ ホールド回路 Ｔ１，Ｔ２ 被変換入力信号の一周期 ｔ 一定周期

Claims (1)

【特許請求の範囲】
1. 【請求項１】 周期測定を用いたＦ／Ｖ変換回路であっ
   て、 被変換入力信号を起点として一定周期の鋸歯状波を発生
   させる鋸歯状波発生回路と、 前記被変換入力信号の一周期の間の前記鋸歯状波の数を
   計数するカウンタと、 このカウンタに計数されるカウンタ値を記憶する記憶回
   路と、 この記憶回路の出力をアナログ量に変換するＤ／Ａ変換
   器と、 前記一周期の計数が完了する被変換入力信号が入力され
   た時の前記鋸歯状波の電圧を保持するホールド回路と、 このホールド回路に保持された電圧と前記Ｄ／Ａ変換器
   の出力電圧とを重畳する加算回路と、 この加算回路の出力電圧を除算する除算回路と、 を具備してなるＦ／Ｖ変換回路。