JPH06230968A - 分岐制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 条件に応じた分岐命令が存在するようなプロ
グラムを実行する場合において、効率的なパイプライン
処理を行い、実行時間の短縮を図る。 【構成】 分岐先テーブル６に分岐命令の命令アドレス
と対応させて分岐先命令コードを格納しておく。プログ
ラムシーケンサ１の発生する命令アドレス１Ａによりプ
ログラムメモリ２から読み出された命令コード２Ａは第
２命令レジスタ１４に一時格納され、分岐先テーブル６
から読み出された分岐先命令コードは第１命令レジスタ
１３に一時格納される。セレクタ１５は命令レジスタ１
３、１４の何れか一方の出力を選択して命令デコーダ４
に向け供給する。これにより、分岐先命令をプログラム
メモリ２から読み出すための読み出しフェイズを不要に
し、タイミングのずれなしにパイプライン処理を実行で
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の条件に応じて分
岐を行う分岐命令を含むプログラムをパイプライン方式
で実行するコンピュータにおける分岐制御装置に関す
る。

【０００２】

【従来の技術】コンピュータプログラムには、プログラ
ムメモリから順に読み出される命令をそのままシーケン
シャルに実行する他、一定の条件に従って他の命令に移
る分岐命令等が含まれる。一方、プログラムメモリから
読み出された命令を実行するためには、その命令を読み
出し、デコードし、実行し、実行結果を格納するといっ
た一定の手順が必要になる。これらの処理はプログラム
の実行クロックに同期して実行される。また、１個の命
令には数クロック分の実行時間が必要となる。

【０００３】しかしながら、１個の命令の実行が完了し
た後、次の命令を読み出すような処理を行っていては、
プログラムの処理の高速化を図ることができない。そこ
で、命令を順次呼び出し各命令の処理をそれぞれ並行し
て進め、演算処理速度を速めるパイプライン処理が採用
されている。このパイプライン処理においては、各命令
が常にシーケンシャルに実行されれば支障はないが、分
岐命令が存在する場合、直前の命令の実行結果により次
にどの命令を実行するか条件が異なってくる。従って、
分岐命令が検出されるたびにパイプライン処理を一時停
止することも考えられる。しかしながら、直前の命令の
処理完了まで次の命令の処理を待っていては分岐処理の
多いプログラムの実行速度向上が図れない。このために
分岐が実行されると予測して、予め分岐命令の処理を行
う方法も開発されている（特開昭５９−９１５５１号公
報）。

【０００４】図２には、このような従来の技術を説明す
るための分岐制御装置ブロック図を示す。この装置に
は、プログラムシーケンサ１、プログラムメモリ２、命
令レジスタ３、命令デコーダ４、命令実行部５、分岐先
テーブル６、選択回路７、ラッチ８及びアンドゲート９
が設けられている。プログラムシーケンサ１はアドレス
カウンタ等から構成され、プログラムメモリ２に格納さ
れた命令の命令アドレス７Ａを生成する回路である。命
令レジスタ３は、プログラムメモリ２から読み出された
命令コード２Ａを一時格納するためのレジスタである。
命令デコーダ４は命令レジスタ３を介して入力した命令
コード２Ａを解読し、命令実行部５に供給するための回
路である。命令実行部５は、命令デコーダ４の出力４Ａ
によって一定の演算処理を行うための回路から構成され
る。なお、命令実行部５からは、分岐命令が実行された
場合、その状態をプログラムシーケンサ１に伝えるため
の状態信号５Ａが出力するよう構成されている。

【０００５】また分岐先テーブル６は、分岐命令の先行
呼び出しを行うために、分岐命令の分岐アドレスとその
分岐命令による分岐先の命令アドレスとを対応付けて格
納するためのテーブルメモリから構成される。即ち、こ
の分岐先テーブル６には、有効ビットを格納する有効ビ
ット部６−１と、命令アドレスを格納する命令アドレス
部６−２と、分岐命令アドレスを格納する分岐先命令ア
ドレス部６−３が設けられている。命令アドレス部６−
２は、分岐命令のアドレスを格納する部分で、分岐先命
令アドレス部６−３はその分岐命令による分岐先の命令
アドレスを格納する部分である。有効ビット部６−１
は、このようなテーブルのデータがそれぞれ有効かどう
かを示すためのフラグを格納する部分である。分岐先テ
ーブル６には、このような命令アドレスと分岐先命令ア
ドレスとの組み合せが所定の数だけ格納される。

【０００６】ラッチ８は、プログラムシーケンサ１から
読み出された命令アドレスを一時的に保持し、分岐先テ
ーブル６に供給するためのレジスタである。選択回路７
は、プログラムシーケンサ１から読み出された命令アド
レス１Ａと、分岐先テーブル６から読み出された分岐先
命令アドレス６Ａの何れか一方を選択して、プログラム
メモリ２に供給するための回路である。なおこの選択
は、分岐先テーブル６の有効ビット部６−１と命令アド
レス部６−２の出力を取り込むアンドゲート９の出力に
よって制御される。即ち、このアンドゲートは、分岐先
テーブル６にプログラムシーケンサ１から読み出された
分岐命令の命令アドレスが格納されており、更にそのデ
ータが有効であった場合に選択回路７を制御し、分岐先
テーブル６の出力する分岐先命令アドレス６Ａをプログ
ラムメモリ２に向け出力するよう動作する。それ以外の
場合、プログラムシーケンサ１の出力が選択回路７を通
じてプログラムメモリ２に出力される構成となってい
る。

【０００７】また、この回路は、クロック（ＣＬＫ）１
１により制御され、このクロックはプログラムシーケン
サ１とラッチ８と命令レジスタ３及び命令実行部５に供
給されるよう構成されている。なお、プログラムシーケ
ンサ１には、命令レジスタ３の出力する分岐先オフセッ
トアドレス３Ａが入力するよう構成されている。この信
号は、分岐先テーブル６に命令アドレスが格納されてい
ないような分岐命令が実行された場合、プログラムシー
ケンサ１が分岐先命令アドレスを生成するために利用さ
れる。

【０００８】以上の装置は次のように動作する。まず、
プログラムシーケンサ１から命令アドレス１Ａが出力さ
れると、その命令が分岐命令でない場合、選択回路７を
通りプログラムメモリ２に命令アドレス７Ａとして供給
される。これによってプログラムメモリ２から該当する
命令コード２Ａが読み出され、命令レジスタ３に格納さ
れる。これが命令読み出しフェイズである。次の命令デ
コードフェイズにおいては、命令レジスタ３に格納され
た命令コードが命令デコーダ４によって解読され、その
結果が命令実行部５に供給される。次の命令実行フェイ
ズにおいては、命令実行部５が、命令デコーダ４の出力
４Ａによりその命令を実行する。

【０００９】一方、プログラムシーケンサ１から読み出
された命令アドレスが分岐命令の命令アドレスである場
合には、ラッチ８にその命令アドレスが一時格納され、
次のフェイズで分岐先テーブル６を参照する。もし分岐
先テーブル６に該当する命令アドレスが格納されてお
り、かつ、有効ビットが有効の場合には、対応する分岐
先命令アドレス６Ａが選択回路７から命令アドレス７Ａ
として出力され、プログラムメモリ２に入力する。これ
によって、プログラムシーケンサ１から分岐命令の命令
アドレスが読み出されると、その次のクロックで分岐先
命令アドレスが分岐先テーブル６から読み出され、その
分岐命令の解読や実行を待たずにプログラムメモリ２か
ら該当する分岐先命令が読み出される。従って、分岐命
令が命令実行部５において解読され、分岐条件が成立す
れば、すぐに続いて命令デコーダ４において分岐先命令
がデコードされてパイプライン処理が円滑に進められ
る。

【００１０】なお、分岐先テーブル６に全ての分岐命令
のアドレスと分岐先命令アドレスとを格納しておくこと
は難しい。分岐先テーブル６の記憶容量に制限があるか
らである。従って、分岐先テーブル６に無い分岐命令の
命令アドレスがプログラムシーケンサ１から読み出され
る場合がある。この場合、先行読み出しは行われず、命
令レジスタ３に格納された分岐命令から分岐先オフセッ
トアドレス３Ａを取り出し、プログラムシーケンサ１が
分岐命令アドレスに加算して、分岐先命令アドレスを生
成する。なお状態信号５Ａはこのような条件分岐命令の
実行制御に使用される。

【００１１】

【発明が解決しようとする課題】ところで、上記のよう
な従来の装置においては、先行読み出しされた分岐先命
令が分岐条件と合致しないために不要になった際、次の
ような問題が生じていた。図３にプログラム例説明図を
示す。この図に示すようなプログラム例によって従来装
置の問題点を説明する。図３（ａ）は演算命令を示し、
（ｂ）は分岐命令、（ｃ）は分岐なしの場合の分岐先命
令、（ｄ）は分岐ありの場合の分岐先命令を示してい
る。

【００１２】図４は、図３に示した命令の具体的な命令
コード説明図である。図３（ａ）に示す演算命令ｓｕ
ｂ、ｒ１、ｒ２、ｒ３は、図４（ａ）に示すような内容
の命令コードである。即ち、ｓｕｂは演算種指定、ｒ１
は第１ソーソオペランド、ｒ２は第２ソーソオペラン
ド、ｒ３はディスティネーションオペランドである。即
ち、この演算命令はレジスタｒ１の内容からレジスタｒ
２の内容を減算し、その結果をレジスタｒ３に格納する
という命令である。

【００１３】また、図３の（ｂ）に示す分岐命令ｂｒ
ｚｅｒｏ ｔａｒｇｅｔは、図４（ｂ）に示す内容の命
令コードである。即ち、ｂｒは分岐動作指定、ｚｅｒｏ
は分岐条件指定、ｔａｒｇｅｔは分岐先アドレスオフセ
ットである。即ち、演算命令の実行結果が“０”であっ
た場合には、ｔａｒｇｅｔという分岐先命令のアドレス
に分岐せよという内容の命令コードとなる。なお、それ
以外の場合には、図３（ｃ）に示すｓｕｃという命令の
実行を行う。先に説明したように、図２に示す分岐先テ
ーブル６には、全ての分岐命令の命令アドレスを格納す
ることができない。従って、分岐先テーブル６の分岐命
令のアドレスを参照した場合、ヒットするケースとミス
ヒットするケースとが生じる。

【００１４】図５に分岐命令処理状態説明図を示す。こ
の図に示すように、上記のプログラムを実行する場合、
４種類のケースが生じる。即ち、分岐命令の命令アドレ
スが分岐先テーブルにあってヒットした場合と、分岐先
テーブルになくてミスヒットした場合があり、更に分岐
条件が成立し分岐がある場合と、分岐条件が成立せずシ
ーケンシャル（逐次）に処理が実行される場合とがあ
る。上記のような状態を考慮しながら図２に示す装置の
パイプライン処理の実際を説明する。

【００１５】図５に従来装置の処理タイムチャートを示
した。まず、図６（ａ）は通常の演算処理の処理タイム
チャートである。なおこの図において、Ｆは命令読み出
しフェイズ、Ｄは命令デコードフェイズ、Ｅは命令実行
フェイズ、Ｗは命令実行結果格納フェイズで、それぞれ
１実行マシンサイクル分の時間で実行される。図６
（ａ）に示す通常の命令の処理は、既に従来技術の部分
において説明した通り、命令読み出しフェイズＦが行わ
れ、命令デコードフェイズＤが実行されて、その後命令
実行フェイズＥにより命令が実行され、最終的に得られ
た結果が命令実行結果格納フェイズＷによりレジスタ等
の内部に格納される。

【００１６】また（ｂ）に示すように、例えば図３
（ａ）に示す演算命令が図６（ａ）に示すタイミングで
時刻Ｔから実行された時、図３（ｂ）に示す分岐命令は
図６（ｂ）に示すタイミングで時刻Ｔ２に読み出されて
実行される。次に時刻Ｔ３で、先に説明した要領で分岐
先テーブル６が参照され、分岐先命令の先行読み出しが
行われる。図６（ｃ）はそのタイミングを示し、図３
（ｄ）に示す分岐先命令が時刻Ｔ３に読み出され、その
後フェイズＦ、Ｄ、Ｅ、Ｗが順に実行される。これによ
り、分岐が有り、しかも分岐先テーブルがヒットした場
合には、図６（ａ）、（ｂ）、（ｃ）に示すように理想
的なパイプライン処理が実行される。

【００１７】一方、分岐条件は成立しても、分岐先テー
ブルに先行呼び出しすべき分岐先命令アドレスが存在し
ない場合には、演算命令の命令実行フェイズＥが実行さ
れる際に、分岐先命令アドレスが先に説明した要領で生
成され、図６（ｄ）に示すように、時刻Ｔ４でその分岐
先命令の読み出しが実行される。次に図６（ｅ）に示す
ケースは、分岐先テーブルに先行読み出しすべき分岐先
アドレスが格納されていた場合であっても、分岐条件が
成立しなかった場合のケースを示している。演算命令は
時刻Ｔ３から時刻Ｔ４の間の命令実行フェイズＥにおい
て実行され、時刻Ｔ４でその実行結果が得られる。この
結果は図２に示す命令実行部５から状態信号５Ａとして
プログラムシーケンサ１に向け出力される。この時点
で、プログラムシーケンサ１は分岐がないということを
通知され、次の命令をシーケンシャルに読み出すための
命令アドレスを発生し、命令読み出しフェイズＦを実行
する。従って、時刻Ｔ４以降図３（ｃ）に示す分岐なし
の場合の命令が読み出され、デコードされ実行されるこ
とになる。

【００１８】図６（ｆ）は、分岐先テーブルに分岐先命
令アドレスが格納されておらず、また分岐条件も成立し
なかった場合のケースを示す。このケースでは（ｄ）の
ケースと同様に、分岐先命令アドレスの先行読み出しを
行うことができない。従って、時刻Ｔ４に最初の演算命
令の命令実行フェイズＥが終了し、分岐なしという結論
が通知された後、プログラムシーケンサ１は次の命令読
み出しのための命令アドレスを出力する。上記の各種の
ケースを整理すると、図５に示すように処理クロックの
遅れが結論付けられる。即ち、図６（ｃ）に示した分岐
がある場合であって分岐先テーブルのヒットが生じた場
合にのみ、パイプライン処理のロスが“０”となり、そ
の他の場合には全てパイプライン処理が１マシンサイク
ル時間遅れることになる。従って、プログラムの内容に
よっては平均実行時間が長くなりパイプライン計算機の
性能低下をもたらす。

【００１９】本発明は以上の点に着目してなされたもの
で、上記のような条件に応じた分岐命令が存在するよう
なプログラムを実行する場合において、効率的なパイプ
ライン処理を行い、実行時間の短縮を図った分岐制御装
置を提供することを目的とするものである。

【００２０】

【課題を解決するための手段】本発明の第１発明は、分
岐命令を含むプログラムを格納したプログラムメモリ
と、このプログラムメモリから読み出された命令を実行
する命令実行部と、前記プログラムメモリとは別に、前
記各分岐命令の実行後読み出されるべき分岐先命令を格
納した分岐先テーブルと、前記分岐先テーブルから読み
出された命令を一時格納する第１命令レジスタと、前記
分岐先テーブルからの分岐先命令読出しと並行して、前
記プログラムメモリからシーケンシャルに読み出された
命令を一時格納する第２命令レジスタと、前記分岐命令
により分岐が成立したときは前記第１命令レジスタの出
力を選択して前記命令実行部へ送り、前記分岐命令によ
り分岐が不成立のときは前記第２命令レジスタの出力を
前記命令実行部へ送るセレクタとを備えたことを特徴と
する分岐制御装置に関する。

【００２１】また、第２発明は、分岐命令を含むプログ
ラムを格納したプログラムメモリと、このプログラムメ
モリから読み出された命令を実行する命令実行部と、前
記プログラムメモリとは別に、前記各分岐命令の実行後
読み出されるべき分岐先命令を格納した分岐先テーブル
と、前記分岐先テーブルから読み出された命令を一時格
納する第１命令レジスタと、前記分岐先テーブルからの
分岐先命令読出しと並行して、前記プログラムメモリか
らシーケンシャルに読み出された命令を一時格納する第
２命令レジスタと、分岐先テーブルに該当する分岐先命
令が格納されているときは前記分岐先テーブルの出力を
前記第１命令レジスタに格納し、分岐先テーブルに該当
する分岐先命令が格納されていないときは前記プログラ
ムメモリの出力を前記第１命令レジスタに格納するセレ
クタと、前記分岐命令により分岐が成立したときは前記
第１命令レジスタの出力を選択して前記命令実行部へ送
り、前記分岐命令により分岐が不成立のときは前記第２
命令レジスタの出力を前記命令実行部へ送るセレクタと
を備えたことを特徴とする分岐制御装置に関する。

【００２２】

【作用】この装置は、分岐先テーブルに分岐命令の命令
アドレスと対応させて分岐先命令コードを格納してお
く。プログラムシーケンサの発生する命令アドレスによ
りプログラムメモリから読み出された命令コードは、第
２命令レジスタに一時格納され、分岐先テーブルから読
み出された分岐先命令コードは第１命令レジスタに一時
格納される。セレクタは第１命令レジスタと第２命令レ
ジスタの何れか一方の出力を選択して命令デコーダに向
け供給する。これにより、分岐先命令をプログラムメモ
リから読み出すためのフェイズを不要とするので、分岐
有りであってテーブルがミスヒットした場合以外につい
ては、タイミングのずれなしにパイプライン処理を実行
できる。

【００２３】即ち、分岐命令がプログラムメモリから読
み出されると、その次のタイミングで分岐先テーブルか
ら分岐先命令コードが読み出され、第１命令レジスタに
格納される。一方、同時にそのタイミングで、シーケン
シャルに読み出されるべき命令コードがプログラムメモ
リから読み出され、第２命令レジスタに格納される。従
って、次に分岐が成立した場合には第１命令レジスタの
出力を選択し、分岐が不成立の場合には第２命令レジス
タの出力を選択する。これにより、パイプライン処理の
タイミングの遅れはなくなる。故に、分岐が成立し分岐
先テーブルがミスヒットして新たに分岐先命令アドレス
を生成しなければならない場合以外はタイミングの遅れ
を生じない。また、分岐先テーブルがミスヒットした場
合に、プログラムメモリから読み出された命令コードを
第１命令レジスタにセレクタを介して格納するようにし
たので、条件分岐が成立しない場合にもタイミングの遅
れが生じない。従って、分岐先テーブルのミスヒットを
防止するために分岐先テーブルに大量の命令アドレスを
格納しておくといった対策が不要になり、分岐先テーブ
ルを必要最小限の容量にすることができて、コストダウ
ンが図れる。

【００２４】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明の分岐制御装置実施例を示すブロ
ック図である。この装置は、プログラムシーケンサ１
と。、プログラムメモリ２と、命令デコーダ４、命令実
行部５、分岐先テーブル６、ラッチ１１、セレクタ１
２、１５、第１命令レジスタ１３、第２命令レジスタ１
４及びアンドゲート９から構成されている。上記プログ
ラムシーケンサ１、プログラムメモリ２、命令デコーダ
４、命令実行部５及びアンドゲート９の構成は従来装置
と同一であり、それぞれ従来装置と同一の符号を付し
た。

【００２５】また、分岐先テーブル６には、有効ビット
部６−１、命令アドレス部６−２及び分岐先命令コード
部６−４が設けられている。有効ビット部６−１は、分
岐先テーブルに格納されたデータの有効無効を示すため
のフラグを格納する部分である。また、命令アドレス部
６−２はプログラム中に含まれる分岐命令の命令アドレ
スを格納する部分である。また分岐先命令コード部６−
４は、本発明において新たに設けられたもので、分岐先
命令コードのアドレスでなく、分岐先命令コードそのも
のを格納する部分である。本発明においては、このよう
に、分岐先テーブル６に命令アドレスと分岐先命令コー
ドを組合わせたテーブルデータが格納される。

【００２６】プログラムシーケンサ１の出力する命令ア
ドレス１Ａは、プログラムメモリ２に入力する他、ラッ
チ１１を介して分岐先テーブル６に入力する構成となっ
ている。また、プログラムメモリ２の出力する命令コー
ド２Ａは、第２命令レジスタ１４に入力する他、セレク
タ１２にも入力する構成となっている。このセレクタ１
２もう一方の端子には、分岐先テーブル６の出力する分
岐先命令コードが入力する構成となっている。このセレ
クタ１２の動作はアンドゲート９の出力により制御され
る。このアンドゲート９の構成及び動作は従来装置と同
様であって、分岐先テーブル６がヒットした場合にはセ
レクタ１２から分岐先テーブル６の出力する分岐先命令
コードが第１命令レジスタ１３に向け出力される。ま
た、それ以外の場合にはプログラムメモリ２から読み出
された命令コード２Ａがセレクタ１２を介して第１命令
レジスタ１３に入力する。

【００２７】一方、第１命令レジスタ１３と第２命令レ
ジスタ１４の出力は何れもセレクタ１５に入力する。こ
のセレクタ１５は、プログラムシーケンサ１の出力する
選択信号１Ｂにより制御され、第１命令レジスタ１３と
第２命令レジスタ１４の何れか一方の出力を命令デコー
ダ４に出力するよう構成されている。またセレクタ１５
の出力は、命令デコーダ４に入力する他、その分岐先オ
フセットアドレス１５Ａがプログラムシーケンサ１に入
力するよう結線されている。また、命令実行部５の出力
は従来装置と同様に状態信号５Ａとしてプログラムシー
ケンサ１に入力する構成となっている。

【００２８】上記の構成の本発明の装置は次のように動
作する。この実施例の説明においても例えば図３に示す
ようなプログラムが実行されるものとする。図７に本発
明の装置における分岐命令処理状態説明図を示す。この
処理状態は、図５に示すものと同様で、分岐先テーブル
がヒットした場合、ミスヒットした場合について、それ
ぞれ分岐条件が成立した場合と分岐条件が成立せず逐次
命令が読み出された場合とに分けられる。これらの場合
のパイプライン処理の遅れは、本発明においては、図の
（ｃ）（ｄ）（ｅ）（ｆ）の４つのケースの内で（ｄ）
のケースにのみ生じる。その遅れ量は１マシンサイクル
である。

【００２９】図８に本発明の装置の処理タイムチャート
を示す。図１と図７及び図８を見ながら本発明の装置の
動作を説明する。まず、図８（ａ）は通常の演算命令の
処理を示す。この演算命令は例えば図３（ａ）に示す減
算処理の命令とする。その処理は、命令読み出しフェイ
ズＦ、命令デコードフェイズＤ、命令実行フェイズＥ及
び命令実行結果格納フェイズＷから構成される。この動
作自体は従来装置と同様である。

【００３０】即ち、図１においてプログラムシーケンサ
１から命令アドレス１Ａが読み出されると、これがプロ
グラムメモリ２に入力し該当する命令コード２Ａが出力
される。これは第２命令レジスタ１４に格納される。そ
して、この命令読み出しフェイズの次の命令デコードフ
ェイズにおいて、セレクタ１５が第２命令レジスタ１４
の出力を選択し命令デコーダ４に入力する。これによっ
て命令が解析され、その結果４Ａが命令実行部５に入力
する。次の命令実行フェイズＥでは、命令実行部５でそ
の命令が実行される。そして最後の命令実行結果格納フ
ェイズにおいて実行結果がレジスタ等に格納される。

【００３１】図８（ａ）において演算命令が時刻Ｔ１か
ら開始される。また、この次に続く分岐命令は、図８
（ｂ）に示すように、時刻Ｔ２から命令読み出しフェイ
ズが開始される。即ち、プログラムシーケンサ１は次の
分岐命令の命令アドレス１Ａをプログラムメモリ２に供
給し、直前の演算命令の処理と同様の処理が進められ
る。ここで、先行読み出しのために、分岐命令の命令ア
ドレス１Ａはラッチ１１に一時格納される。そして、１
マシンサイクルの後分岐先テーブル６に供給されて、命
令アドレス部６−２が参照される。ここで同一の命令ア
ドレスが存在した場合には、分岐先テーブルがヒットし
たとし、有効ビットが有効であれば分岐先命令コードが
セレクタ１２に向け出力される。一方、該当する命令ア
ドレスがないかそのデータが無効の場合には分岐先テー
ブルはミスヒットとなる。アンドゲート９は有効ビット
部６−１と命令アドレス部６−２の出力の論理積を取
り、セレクタ１２を制御する。従って、分岐先テーブル
がヒットの場合には分岐先テーブル６の出力を選択して
第１命令レジスタ１３に供給し、ミスヒットの場合には
プログラムメモリ２の出力を選択して第１命令レジスタ
１３に入力する構成となっている。

【００３２】ここで図８（ｃ）に示すように、分岐が成
立し、且つ分岐先テーブルがヒットした場合には、分岐
先テーブル６から読み出された分岐先命令コードがセレ
クタ１２を介して第１命令レジスタ１３に格納される。
一方、同一のタイミングでプログラムシーケンサ１から
シーケンシャルに読み出された命令アドレス１Ａがプロ
グラムメモリ２に供給される。従って、例えば図３に示
すプログラムの場合、（ｂ）に示す分岐命令の次のタイ
ミングで、（ｄ）に示す分岐ありの場合の分岐先命令コ
ードは命令レジスタ１３に格納され、（ｃ）に示す分岐
なしの場合の命令コードはプログラムメモリ２から読み
出され同時に第２命令レジスタ１４に格納される。

【００３３】図８（ｃ）（ｅ）及び（ｆ）はそれぞれ、
その場合の命令読み出しフェイズＦが何れも時刻Ｔ３か
ら開始されている。ここで、次の時刻Ｔ４には、演算命
令の命令実行フェイズＥが終了し、分岐命令の命令デコ
ードフェイスＤが終了したことから、分岐有りか分岐な
しかの結論が得られている。この状態信号５Ａは、図１
に示す命令実行部５からプログラムシーケンサ１に入力
し、プログラムシーケンサ１はその内容に従って選択信
号１Ｂを出力する。これによってセレクタ１５は例えば
分岐条件が成立した場合には第１命令レジスタ１３に格
納された分岐先命令コードを命令デコーダ４に入力する
ように動作し、逆に分岐条件が不成立の場合には第２命
令レジスタ１４に格納された既にシーケンシャルに読み
込まれた命令コードを命令デコーダ４に出力するよう動
作する。従って、図８（ｃ）及び（ｅ）に示すように、
分岐が有りの場合も分岐が無しの場合も何れもその場合
に応じた命令コードが命令デコーダ４により解読され、
同一のタイミングで命令デコードフェイズＤが実行され
る。

【００３４】また、分岐先テーブル６がミスヒットし更
に分岐がないという結論になった場合には、やはり第２
命令レジスタ１４の内容がセレクタ１５を通じて命令デ
コーダ４に入力し、図８（ｅ）に示す処理と同様のタイ
ミングで命令デコードフェイズＤが進められる。従っ
て、図８（ｃ）（ｅ）（ｆ）に示す何れのケースにおい
ても、それぞれ処理は時刻Ｔ３から開始され、パイプラ
イン処理に時間的な遅れが生じない。

【００３５】最後に、分岐条件は成立したが分岐先テー
ブル６に該当する命令アドレスが格納されていなかった
ケースを説明する。この場合、直前に解読された分岐命
令の分岐先アドレスオフセット１５Ａがセレクタ１５を
通じてプログラムシーケンサ１に入力する。プログラム
シーケンサ１は、この分岐先アドレスオフセット１５Ａ
と分岐命令のアドレスとを加算して分岐先命令アドレス
を生成する。これはプログラムメモリ２に供給され、読
み出された分岐先命令コードはセレクタ１２に入力す
る。この時、分岐先テーブル６がミスヒットであること
から、セレクタ１２がプログラムメモリ２の出力を選択
し、分岐先命令コードはセレクタ１２を通じて第１命令
レジスタ１３に格納される。従って、分岐先テーブル６
がミスヒットでプログラムシーケンサ１が生成した分岐
先命令アドレスによってプログラムメモリ２から読み出
された分岐先命令コードは第１命令レジスタ１３に格納
される。

【００３６】こうして、次のプログラムシーケンサ１か
ら出力される選択信号１Ｂによって分岐先命令コードが
第１命令レジスタ１３からセレクタ１５を介して命令デ
コーダ４に向け出力されることになる。このタイミング
は、プログラムメモリ２からの命令読み出しフェイズ
が、１マシンサイクル遅れることから、図８に示す時刻
Ｔ４以後にこの命令読み出しフェイズが開始される。従
って、図８の（ｄ）に示すように、分岐が成立し、テー
ブルがミスヒットした場合には、１マシンサイクルの遅
れが生じる。上記セレクタ１２を設けることによって、
第１命令レジスタ１３には常に分岐先命令コードが格納
され、セレクタ１５は分岐命令の成立、不成立に従って
第１命令レジスタ１３と第２命令レジスタ１４の何れか
一方の出力を選択することによって本発明の装置が正常
に動作する。

【００３７】なお、上記の図６に示す従来処理と図８に
示す本発明の装置の処理とを比較すると、本発明の装置
の処理は、分岐が成立しテーブルがミスヒットした場合
にのみ１マシンサイクル分のパイプライン処理が遅れる
のみで、その他の場合はパイプライン処理の遅れを生じ
ない。従って、まず全体として処理の高速化を図ること
ができる。しかも、従来はテーブルがミスヒットした場
合、必ず１マシンサイクルの処理の遅れを生じていた
が、本発明の場合、テーブルがミスヒットしても分岐が
成立しなければ処理の遅れを生じないため、例えば分岐
先テーブルの格納データ量を減少させ、分岐先テーブル
用のメモリをより小さいものにすることも可能になる。
これによって装置を小型化し、或はそのコストダウンを
図ることも可能である。

【００３８】本発明は以上の実施例に限定されない。上
記分岐先テーブルの構成やこれがヒットした場合とミス
ヒットした場合の制御信号の取扱等、或はその信号の選
択回路や選択方法は、同様の機能を持つ回路ブロックに
自由に置き換えて差し支えない。

【００３９】

【発明の効果】以上説明した本発明の分岐制御装置は、
分岐先テーブルに命令アドレスと共に分岐先命令コード
自体を格納し、これを先行読み出しすることによって、
シーケンシャルに読み出される命令と分岐先命令コード
を同時に読み出し、第１命令レジスタと第２命令レジス
タとにこれらを格納してセレクタで選択するようにした
ので、分岐命令が成立した場合も不成立の場合も、パイ
プライン処理のタイミングに遅れを生じることなく処理
を続行できる。これによって、パイプライン処理の高速
化を図ることができる。

【００４０】更に、分岐先テーブルがミスヒットした場
合にプログラムメモリから読み出された分岐先命令コー
ドは、分岐先テーブルの出力を受け入れるセレクタを介
して第１命令レジスタに送り込まれるため、分岐条件が
成立し且つ分岐先テーブルがミスヒットした場合におい
ても、第１命令レジスタを選択し、命令デコーダに分岐
先命令コードを供給することが可能になる。これらによ
って最小限のハードウェアによって効率よいパイプライ
ン処理が可能となる。

【図面の簡単な説明】

【図１】本発明の分岐制御装置実施例を示すブロック図
である。

【図２】従来の分岐制御装置ブロック図である。

【図３】プログラム例説明図である。

【図４】命令コード説明図である。

【図５】従来の分岐命令処理状態説明図である。

【図６】従来装置の処理タイムチャートである。

【図７】本発明の分岐命令処理状態説明図である。

【図８】本発明の装置の処理タイムチャートである。

【符号の説明】

１ プログラムシーケンサ ２ プログラムメモリ ４ 命令デコーダ ５ 命令実行部 ６ 分岐先テーブル １２、１５ セレクタ １３ 第１命令レジスタ １４ 第２命令レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 分岐命令を含むプログラムを格納したプ
   ログラムメモリと、 このプログラムメモリから読み出された命令を実行する
   命令実行部と、 前記プログラムメモリとは別に、前記各分岐命令の実行
   後読み出されるべき分岐先命令を格納した分岐先テーブ
   ルと、 前記分岐先テーブルから読み出された命令を一時格納す
   る第１命令レジスタと、 前記分岐先テーブルからの分岐先命令読出しと並行し
   て、前記プログラムメモリからシーケンシャルに読み出
   された命令を一時格納する第２命令レジスタと、 前記分岐命令により分岐が成立したときは前記第１命令
   レジスタの出力を選択して前記命令実行部へ送り、前記
   分岐命令により分岐が不成立のときは前記第２命令レジ
   スタの出力を前記命令実行部へ送るセレクタとを備えた
   ことを特徴とする分岐制御装置。
2. 【請求項２】 分岐命令を含むプログラムを格納したプ
   ログラムメモリと、 このプログラムメモリから読み出された命令を実行する
   命令実行部と、 前記プログラムメモリとは別に、前記各分岐命令の実行
   後読み出されるべき分岐先命令を格納した分岐先テーブ
   ルと、 前記分岐先テーブルから読み出された命令を一時格納す
   る第１命令レジスタと、 前記分岐先テーブルからの分岐先命令読出しと並行し
   て、前記プログラムメモリからシーケンシャルに読み出
   された命令を一時格納する第２命令レジスタと、 分岐先テーブルに該当する分岐先命令が格納されている
   ときは前記分岐先テーブルの出力を前記第１命令レジス
   タに格納し、分岐先テーブルに該当する分岐先命令が格
   納されていないときは前記プログラムメモリの出力を前
   記第１命令レジスタに格納するセレクタと、 前記分岐命令により分岐が成立したときは前記第１命令
   レジスタの出力を選択して前記命令実行部へ送り、前記
   分岐命令により分岐が不成立のときは前記第２命令レジ
   スタの出力を前記命令実行部へ送るセレクタとを備えた
   ことを特徴とする分岐制御装置。