JPH06230960A - データ処理回路 - Google Patents
データ処理回路Info
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- JPH06230960A JPH06230960A JP5013110A JP1311093A JPH06230960A JP H06230960 A JPH06230960 A JP H06230960A JP 5013110 A JP5013110 A JP 5013110A JP 1311093 A JP1311093 A JP 1311093A JP H06230960 A JPH06230960 A JP H06230960A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/382—Reconfigurable for different fixed word lengths
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Abstract
(57)【要約】
【目的】 レジスタファイルの面積を減少することを可
能としたデータ処理回路の提供を目的とする。 【構成】 ALU4の演算結果を選択的にＤバス８へ出力す
る選択出力回路５と、演算結果が書き込まれるレジスタ
11のデータの一部を保持するテンポラリラッチ２と、こ
のテンポラリラッチ２に保持されているデータをＤバス
８へ選択的に出力する選択出力回路３とを備え、ALU4の
選択出力回路５は指定された書込みサイズに対応するビ
ットのみをＤバス８へ出力し、またテンポラリラッチ２
の選択出力回路３は指定された書込みサイズに対応する
ビット以外のビットをＤバス８へ出力し、レジスタ11は
Ｄバス８からデータを入力して記憶する。
能としたデータ処理回路の提供を目的とする。 【構成】 ALU4の演算結果を選択的にＤバス８へ出力す
る選択出力回路５と、演算結果が書き込まれるレジスタ
11のデータの一部を保持するテンポラリラッチ２と、こ
のテンポラリラッチ２に保持されているデータをＤバス
８へ選択的に出力する選択出力回路３とを備え、ALU4の
選択出力回路５は指定された書込みサイズに対応するビ
ットのみをＤバス８へ出力し、またテンポラリラッチ２
の選択出力回路３は指定された書込みサイズに対応する
ビット以外のビットをＤバス８へ出力し、レジスタ11は
Ｄバス８からデータを入力して記憶する。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理回路に関し、
更に詳述すれば、指定された書き込みサイズの部分のデ
ータのみが書き換えられるレジスタと、演算器とを含む
データ処理回路に関する。
更に詳述すれば、指定された書き込みサイズの部分のデ
ータのみが書き換えられるレジスタと、演算器とを含む
データ処理回路に関する。
【０００２】
【従来の技術】図７のブロック図に従来例として、４バ
イト（１ワード）のデータを扱う演算器(ALU)4と、レジ
スタファイル１とで構成されたデータ処理回路の構成例
を示す。ALU4は、S1バス６，S2バス７からそれぞれ入力
されたデータ相互間の演算を行い、その演算結果をＤバ
ス８に４バイトで出力する。レジスタファイル１は32ビ
ット（４バイト）のレジスタ11が16本で構成されてお
り、その内の１本のレジスタ11が選択されてALU4による
演算結果がＤバス８から入力されてストアされる。ま
た、S1バス６，S2バス７へ各レジスタ11からデータが出
力される。
イト（１ワード）のデータを扱う演算器(ALU)4と、レジ
スタファイル１とで構成されたデータ処理回路の構成例
を示す。ALU4は、S1バス６，S2バス７からそれぞれ入力
されたデータ相互間の演算を行い、その演算結果をＤバ
ス８に４バイトで出力する。レジスタファイル１は32ビ
ット（４バイト）のレジスタ11が16本で構成されてお
り、その内の１本のレジスタ11が選択されてALU4による
演算結果がＤバス８から入力されてストアされる。ま
た、S1バス６，S2バス７へ各レジスタ11からデータが出
力される。
【０００３】このデータ処理回路ではデータとしてはバ
イト，ハーフワード，ワードの３種類のサイズを扱うこ
とが可能であり、それぞれのデータ長は、 バイト ：１バイト（８ビット） ハーフワード：２バイト（16ビット） ワード ：４バイト（32ビット） である。
イト，ハーフワード，ワードの３種類のサイズを扱うこ
とが可能であり、それぞれのデータ長は、 バイト ：１バイト（８ビット） ハーフワード：２バイト（16ビット） ワード ：４バイト（32ビット） である。
【０００４】各レジスタ11は指定されたサイズ分のデー
タのみが書き込まれてそれ以外のデータは元の値、即ち
新たなデータが書き込まれる以前の値をそのまま維持す
るようになっている。また、各レジスタ11の32ビットの
内で各サイズのデータが占めるビット位置を図８に示
す。バイトサイズのデータはレジスタ11の下位１バイト
(24:31) が、ハーフワードサイズのデータはレジスタ11
の下位２バイト(16:31) が、ワードサイズのデータはレ
ジスタ11の４バイト全て(0:31)が有効なデータとなる。
タのみが書き込まれてそれ以外のデータは元の値、即ち
新たなデータが書き込まれる以前の値をそのまま維持す
るようになっている。また、各レジスタ11の32ビットの
内で各サイズのデータが占めるビット位置を図８に示
す。バイトサイズのデータはレジスタ11の下位１バイト
(24:31) が、ハーフワードサイズのデータはレジスタ11
の下位２バイト(16:31) が、ワードサイズのデータはレ
ジスタ11の４バイト全て(0:31)が有効なデータとなる。
【０００５】３種類のサイズによる各レジスタ11への書
き込みを制御するために、従来の各レジスタ11は選択入
力回路13を備えている。１本のレジスタ11にはそれぞれ
選択入力回路13がペアで備えられており、両者で一つの
レジスタ部10と構成する。選択入力回路13は後述する制
御信号により制御されており、Ｄバス８から入力される
データを書き込むか否かを選択し、レジスタ11の書き込
みサイズにより指定されている部分のみにデータを書込
む。
き込みを制御するために、従来の各レジスタ11は選択入
力回路13を備えている。１本のレジスタ11にはそれぞれ
選択入力回路13がペアで備えられており、両者で一つの
レジスタ部10と構成する。選択入力回路13は後述する制
御信号により制御されており、Ｄバス８から入力される
データを書き込むか否かを選択し、レジスタ11の書き込
みサイズにより指定されている部分のみにデータを書込
む。
【０００６】図９に、各レジスタ部10の具体的な構成を
示す。３種類のデータ入力のためには３本の制御信号が
必要である。即ち、下位１バイト(24:31) をレジスタ11
に入力するための第１選択入力回路131 は制御信号C1に
より制御されてＤバス８の一部であるＤ(24:31) 83から
データを書き込むか否かを選択する。その上の１バイト
(16:23) をレジスタ11に入力するための第２選択入力回
路132 は制御信号C2によりＤバス８の一部であるＤ(16:
23) 82からデータを書き込むか否かを選択する。上位２
バイト(0:15)をレジスタ11に入力するための第３選択入
力回路133 は制御信号C3によりＤバス８の一部であるＤ
(0:15)81からデータを書き込むか否かを選択する。
示す。３種類のデータ入力のためには３本の制御信号が
必要である。即ち、下位１バイト(24:31) をレジスタ11
に入力するための第１選択入力回路131 は制御信号C1に
より制御されてＤバス８の一部であるＤ(24:31) 83から
データを書き込むか否かを選択する。その上の１バイト
(16:23) をレジスタ11に入力するための第２選択入力回
路132 は制御信号C2によりＤバス８の一部であるＤ(16:
23) 82からデータを書き込むか否かを選択する。上位２
バイト(0:15)をレジスタ11に入力するための第３選択入
力回路133 は制御信号C3によりＤバス８の一部であるＤ
(0:15)81からデータを書き込むか否かを選択する。
【０００７】書き込みサイズとしてワードがしてされて
いる場合は、制御信号C1, 制御信号C2，制御信号C3の全
てが”１”になってＤ(0:31)、即ちＤバス８の全てのデ
ータがレジスタ11に書き込まれる。書き込みサイズとし
てハーフワードが指定されいる場合は、制御信号C1, 制
御信号C2が”１”になってＤ(16:31) 、即ちＤバス８の
内のＤ(16:23) 82とＤ(24:31) 83とのデータがレジスタ
11の下位２バイトに書き込まれる。
いる場合は、制御信号C1, 制御信号C2，制御信号C3の全
てが”１”になってＤ(0:31)、即ちＤバス８の全てのデ
ータがレジスタ11に書き込まれる。書き込みサイズとし
てハーフワードが指定されいる場合は、制御信号C1, 制
御信号C2が”１”になってＤ(16:31) 、即ちＤバス８の
内のＤ(16:23) 82とＤ(24:31) 83とのデータがレジスタ
11の下位２バイトに書き込まれる。
【０００８】書き込みサイズとしてバイトが指定さてい
る場合は、制御信号C1のみが”１”になってＤ(24:31)
83のデータがレジスタ11の下位１バイトに書き込まれ
る。ところで、選択入力回路13は各レジスタ部10にレジ
スタ11とペアでそれぞれ一つが必要であるため、レジス
タ11の数が増加すればそれに伴って選択入力回路13の数
も増加してチップ上の占有面積が拡大し、また制御信号
も増加するのでそのための配線領域も拡大する。
る場合は、制御信号C1のみが”１”になってＤ(24:31)
83のデータがレジスタ11の下位１バイトに書き込まれ
る。ところで、選択入力回路13は各レジスタ部10にレジ
スタ11とペアでそれぞれ一つが必要であるため、レジス
タ11の数が増加すればそれに伴って選択入力回路13の数
も増加してチップ上の占有面積が拡大し、また制御信号
も増加するのでそのための配線領域も拡大する。
【０００９】また、スーパスカラ機能を有するプロセッ
サでは、レジスタの入力ポートは複数になる。この場合
には、レジスタ１本に必要な入力制御信号は”３×入力
ポート数”になるので、レジスタ本数が増加すればその
チップ上での占有面積が更に大きくなる。
サでは、レジスタの入力ポートは複数になる。この場合
には、レジスタ１本に必要な入力制御信号は”３×入力
ポート数”になるので、レジスタ本数が増加すればその
チップ上での占有面積が更に大きくなる。
【００１０】
【発明が解決しようとする課題】上述のような従来の技
術では、レジスタ１本について選択入力回路を一つずつ
設けているため、チップ上でのレジスタファイルの面積
が増大するという問題がある。特に、レジスタの本数が
多い場合、あるいはレジスタの入力ポートが複数である
場合に顕著となる。
術では、レジスタ１本について選択入力回路を一つずつ
設けているため、チップ上でのレジスタファイルの面積
が増大するという問題がある。特に、レジスタの本数が
多い場合、あるいはレジスタの入力ポートが複数である
場合に顕著となる。
【００１１】本発明はこのような事情に鑑みてなされた
ものであり、レジスタファイルの面積を減少することを
可能としたデータ処理回路の提供を目的とする。
ものであり、レジスタファイルの面積を減少することを
可能としたデータ処理回路の提供を目的とする。
【００１２】
【課題を解決するための手段】本発明に係るデータ処理
回路は、演算器の演算結果を選択的にデータバスへ出力
する選択出力回路と、演算結果が書き込まれるレジスタ
のデータの一部を保持するラッチと、このラッチに保持
されているデータをデータバスへ選択的に出力する選択
出力回路とを備えている。
回路は、演算器の演算結果を選択的にデータバスへ出力
する選択出力回路と、演算結果が書き込まれるレジスタ
のデータの一部を保持するラッチと、このラッチに保持
されているデータをデータバスへ選択的に出力する選択
出力回路とを備えている。
【００１３】
【作用】本発明のデータ処理回路では、演算器の選択出
力回路は指定された書込みサイズに対応するビットのみ
をデータバスへ出力し、またラッチの選択出力回路は指
定された書込みサイズに対応するビット以外のビットを
データバスへ出力し、レジスタはバスからデータを入力
して記憶する。
力回路は指定された書込みサイズに対応するビットのみ
をデータバスへ出力し、またラッチの選択出力回路は指
定された書込みサイズに対応するビット以外のビットを
データバスへ出力し、レジスタはバスからデータを入力
して記憶する。
【００１４】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００１５】図１のブロック図に本発明のデータ処理回
路の構成例を示す。図１において、参照符号１はレジス
タファイルであり、本実施例では従来例と同様に32ビッ
トのレジスタ11が16本で構成されている。
路の構成例を示す。図１において、参照符号１はレジス
タファイルであり、本実施例では従来例と同様に32ビッ
トのレジスタ11が16本で構成されている。
【００１６】なお、従来例とは異なり、レジスタファイ
ル１内に選択入力回路は設けられていない。参照符号２
はテンポラリラッチを、３はテンポラリラッチ２のため
の選択出力回路をそれぞれ示しており、詳細は後述す
る。また、参照符号４は演算器(ALU) であり、４バイト
（１ワード）のデータを扱う。参照符号５はALU4のため
の選択出力回路である。
ル１内に選択入力回路は設けられていない。参照符号２
はテンポラリラッチを、３はテンポラリラッチ２のため
の選択出力回路をそれぞれ示しており、詳細は後述す
る。また、参照符号４は演算器(ALU) であり、４バイト
（１ワード）のデータを扱う。参照符号５はALU4のため
の選択出力回路である。
【００１７】参照符号6, 7, ８はS1バス，S2バス，Ｄバ
スであり、それぞれ32ビット構成のデータバスである。
レジスタファイル１からはソースデータがS1バス６へ、
デスティネーションデータがS2バス７へそれぞれ出力さ
れる。そして、レジスタファイル１の16本のレジスタ11
の内の書き込み指定された１本のレジスタ11のみにＤバ
ス８からデータが入力される。
スであり、それぞれ32ビット構成のデータバスである。
レジスタファイル１からはソースデータがS1バス６へ、
デスティネーションデータがS2バス７へそれぞれ出力さ
れる。そして、レジスタファイル１の16本のレジスタ11
の内の書き込み指定された１本のレジスタ11のみにＤバ
ス８からデータが入力される。
【００１８】レジスタファイル１の入出力データは常に
32ビットである。ALU4はS1バス６,S2バス７からデータ
を入力して演算を実行する。その結果は選択出力回路５
により選択的にＤバス８へ出力される。テンポラリラッ
チ２は書き込み指定されたレジスタからバス７へ出力さ
れたデータの上位３バイトを入力してラッチし、またラ
ッチしているデータを選択出力回路３の制御により選択
的にＤバス８へ出力する。
32ビットである。ALU4はS1バス６,S2バス７からデータ
を入力して演算を実行する。その結果は選択出力回路５
により選択的にＤバス８へ出力される。テンポラリラッ
チ２は書き込み指定されたレジスタからバス７へ出力さ
れたデータの上位３バイトを入力してラッチし、またラ
ッチしているデータを選択出力回路３の制御により選択
的にＤバス８へ出力する。
【００１９】詳しくは後述するが、レジスタファイル１
の各レジスタ11へのＤバス８からのデータの書き込みは
最小のバイトサイズが指定されている場合でも下位１バ
イトには必ずALU4の演算結果が入力されるため、テンポ
ラリラッチ２は下位１バイトをラッチする必要がない。
の各レジスタ11へのＤバス８からのデータの書き込みは
最小のバイトサイズが指定されている場合でも下位１バ
イトには必ずALU4の演算結果が入力されるため、テンポ
ラリラッチ２は下位１バイトをラッチする必要がない。
【００２０】データは従来例と同様に、バイト，ハーフ
ワード，ワードの３種類のサイズを扱うことが可能であ
り、それぞれのデータ長は、 バイト ：１バイト（８ビット） ハーフワード：２バイト（16ビット） ワード ：４バイト（32ビット） である。
ワード，ワードの３種類のサイズを扱うことが可能であ
り、それぞれのデータ長は、 バイト ：１バイト（８ビット） ハーフワード：２バイト（16ビット） ワード ：４バイト（32ビット） である。
【００２１】各レジスタ11は指定されたサイズ分のデー
タのみが書き込まれてそれ以外のデータは元の値、即ち
新たなデータが書き込まれる以前の値をそのまま維持す
るようになっていることも従来例と同様である。また、
各レジスタ11の32ビットの内で各サイズのデータが占め
るビット位置は前述の図８に示されている従来例と同様
である。バイトサイズのデータはレジスタ11の下位１バ
イト(24:31) が、ハーフワードサイズのデータはレジス
タ11の下位２バイト(16:31) が、ワードサイズのデータ
はレジスタ11の４バイト全て(0:31)が有効なデータとな
る。
タのみが書き込まれてそれ以外のデータは元の値、即ち
新たなデータが書き込まれる以前の値をそのまま維持す
るようになっていることも従来例と同様である。また、
各レジスタ11の32ビットの内で各サイズのデータが占め
るビット位置は前述の図８に示されている従来例と同様
である。バイトサイズのデータはレジスタ11の下位１バ
イト(24:31) が、ハーフワードサイズのデータはレジス
タ11の下位２バイト(16:31) が、ワードサイズのデータ
はレジスタ11の４バイト全て(0:31)が有効なデータとな
る。
【００２２】以下、本発明のデータ処理回路の動作につ
いて説明する。 〔２オペランド命令の場合〕２オペランド命令は、 ”ソース op デスティネーション −＞ デスティネ
ーション” の形を取る。これは、「ソースデータとデスティネーシ
ョンデータとを演算(op)してデスティネーションに格納
する」という意味である。
いて説明する。 〔２オペランド命令の場合〕２オペランド命令は、 ”ソース op デスティネーション −＞ デスティネ
ーション” の形を取る。これは、「ソースデータとデスティネーシ
ョンデータとを演算(op)してデスティネーションに格納
する」という意味である。
【００２３】この命令が実行される際、ソースデータは
S1バス６から、デスティネーションデータはS2バス７か
らそれぞれALU4に入力される。そして、デスティネーシ
ョンレジスタに演算結果が書き戻される。この場合、S2
バス７にデータ（デスティネーションデータ）を出力す
るレジスタと演算結果が書き込まれるレジスタとは同一
のレジスタであり、そのレジスタからバス７へ出力され
た４バイト（32ビット）のデータの内の３バイトのデー
タがS2バス７からテンポラリラッチ２に入力される。
S1バス６から、デスティネーションデータはS2バス７か
らそれぞれALU4に入力される。そして、デスティネーシ
ョンレジスタに演算結果が書き戻される。この場合、S2
バス７にデータ（デスティネーションデータ）を出力す
るレジスタと演算結果が書き込まれるレジスタとは同一
のレジスタであり、そのレジスタからバス７へ出力され
た４バイト（32ビット）のデータの内の３バイトのデー
タがS2バス７からテンポラリラッチ２に入力される。
【００２４】図２に、テンポラリラッチ２のための選択
出力回路３及びALU4のための選択出力回路５の詳細な構
成を示す。ALU4の32ビットの演算結果の出力の内の下位
１バイト(24:31) はゲート51を介してＤバス８の一部で
あるＤ(24:31) 83に、その上位１バイト(16:23) はゲー
ト52を介してＤバス８の一部であるＤ(16:23) 82に、上
位の２バイト(0:15)はゲート53を介してＤバス８の一部
であるＤ(24:31) 83にそれぞれ接続されている。なお、
ゲート51は制御信号C1により、ゲート52は制御信号C2に
より、ゲート53は制御信号C3によりそれぞれオン／オフ
制御される。
出力回路３及びALU4のための選択出力回路５の詳細な構
成を示す。ALU4の32ビットの演算結果の出力の内の下位
１バイト(24:31) はゲート51を介してＤバス８の一部で
あるＤ(24:31) 83に、その上位１バイト(16:23) はゲー
ト52を介してＤバス８の一部であるＤ(16:23) 82に、上
位の２バイト(0:15)はゲート53を介してＤバス８の一部
であるＤ(24:31) 83にそれぞれ接続されている。なお、
ゲート51は制御信号C1により、ゲート52は制御信号C2に
より、ゲート53は制御信号C3によりそれぞれオン／オフ
制御される。
【００２５】また、テンポラリラッチ２の出力の内の下
位１バイト(24:31) の上位側の１バイト(16:23) はゲー
ト31を介してＤバス８の一部であるＤ(16:23) 82に、上
位の２バイト(0:15)はゲート32を介してＤバス８の一部
であるＤ(0:15)81にそれぞれ接続されている。なお、ゲ
ート31は制御信号C4により、ゲート32は制御信号C5によ
りそれぞれオン／オフ制御される。
位１バイト(24:31) の上位側の１バイト(16:23) はゲー
ト31を介してＤバス８の一部であるＤ(16:23) 82に、上
位の２バイト(0:15)はゲート32を介してＤバス８の一部
であるＤ(0:15)81にそれぞれ接続されている。なお、ゲ
ート31は制御信号C4により、ゲート32は制御信号C5によ
りそれぞれオン／オフ制御される。
【００２６】従って、書き込みサイズの指定がワードで
ある場合、ALU4の選択出力回路５の各ゲート51, 52, 53
に与えられている制御信号C1, 制御信号C2, 制御信号C3
がいずれも”１”になってゲート51, 52, 53がいずれも
オン (開路) するので、ALU4の演算結果の32ビットの出
力全てがＤバス８へ出力される。一方、テンポラリラッ
チ２の選択出力回路３の各ゲート31, 32に与えられてい
る制御信号C4, 制御信号C5はいずれも”０”になって、
ゲート31, 32は共にオフ (閉路) するので、テンポラリ
ラッチ２に保持されているデータは全く出力されない。
ある場合、ALU4の選択出力回路５の各ゲート51, 52, 53
に与えられている制御信号C1, 制御信号C2, 制御信号C3
がいずれも”１”になってゲート51, 52, 53がいずれも
オン (開路) するので、ALU4の演算結果の32ビットの出
力全てがＤバス８へ出力される。一方、テンポラリラッ
チ２の選択出力回路３の各ゲート31, 32に与えられてい
る制御信号C4, 制御信号C5はいずれも”０”になって、
ゲート31, 32は共にオフ (閉路) するので、テンポラリ
ラッチ２に保持されているデータは全く出力されない。
【００２７】書き込みサイズの指定がハーフワードであ
る場合、ALU4の選択出力回路５のゲート51, 52及びテン
ポラリラッチ２の選択出力回路３のゲート32に与えられ
ている制御信号C1, 制御信号C2, 制御信号C5が”１”に
なってゲート51, 52, 32がオンするので、ALU4の演算結
果の下位16ビット(16:31) がＤバス８のＤ(16:31) 、即
ちＤ(16:23) 82及びＤ(24:31) 83へ、テンポラリラッチ
２の上位16ビット(0:15)がＤバス８のＤ(0:15)81へそれ
ぞれ出力される。
る場合、ALU4の選択出力回路５のゲート51, 52及びテン
ポラリラッチ２の選択出力回路３のゲート32に与えられ
ている制御信号C1, 制御信号C2, 制御信号C5が”１”に
なってゲート51, 52, 32がオンするので、ALU4の演算結
果の下位16ビット(16:31) がＤバス８のＤ(16:31) 、即
ちＤ(16:23) 82及びＤ(24:31) 83へ、テンポラリラッチ
２の上位16ビット(0:15)がＤバス８のＤ(0:15)81へそれ
ぞれ出力される。
【００２８】書き込みサイズの指定がバイトである場
合、ALU4の選択出力回路５のゲート51及びテンポラリラ
ッチ２の選択出力回路３のゲート31, 32に与えられてい
る制御信号C1, 制御信号C4, 制御信号C5が”１”になっ
てゲート51, 31, 32がオンするので、ALU4の演算結果の
下位８ビット(24:31) がＤバス８のＤ(24:31) 83へ、テ
ンポラリラッチ２の上位24ビット(0:23)がＤバス８のＤ
(0:23)、即ちＤ(16:23)82及びＤ(24:31) 83へそれぞれ
出力される。
合、ALU4の選択出力回路５のゲート51及びテンポラリラ
ッチ２の選択出力回路３のゲート31, 32に与えられてい
る制御信号C1, 制御信号C4, 制御信号C5が”１”になっ
てゲート51, 31, 32がオンするので、ALU4の演算結果の
下位８ビット(24:31) がＤバス８のＤ(24:31) 83へ、テ
ンポラリラッチ２の上位24ビット(0:23)がＤバス８のＤ
(0:23)、即ちＤ(16:23)82及びＤ(24:31) 83へそれぞれ
出力される。
【００２９】このような本発明のデータ処理回路の具体
的な動作について、タイミングチャートを参照して説明
する。図３のタイミングチャートには、 ”r1. バイト ＋ r2. バイト −＞ r2. バイト”、 即ち「レジスタ(1) のバイトデータ ＋ レジスタ(2)
のバイトデータをバイトサイズでレジスタ(2) に書込
む」処理を実行する場合の状態が示されている。
的な動作について、タイミングチャートを参照して説明
する。図３のタイミングチャートには、 ”r1. バイト ＋ r2. バイト −＞ r2. バイト”、 即ち「レジスタ(1) のバイトデータ ＋ レジスタ(2)
のバイトデータをバイトサイズでレジスタ(2) に書込
む」処理を実行する場合の状態が示されている。
【００３０】図３において、(a), (b)に示されているφ
１，φ２はノンオーバラップ２相クロックである。ま
た、レジスタ(1) に格納されているデータを図３(c) に
示されているようにr1＝｛a1, a2, a3, a4｝で、レジス
タ(2) に格納されているデータを図３(d) に示されてい
るようにr2＝｛b1, b2, b3, b4｝でそれぞれ表す。但
し、an, bn(n＝1, 2, 3, 4) はそれぞれ８ビットデータ
を表す。
１，φ２はノンオーバラップ２相クロックである。ま
た、レジスタ(1) に格納されているデータを図３(c) に
示されているようにr1＝｛a1, a2, a3, a4｝で、レジス
タ(2) に格納されているデータを図３(d) に示されてい
るようにr2＝｛b1, b2, b3, b4｝でそれぞれ表す。但
し、an, bn(n＝1, 2, 3, 4) はそれぞれ８ビットデータ
を表す。
【００３１】クロックφ１の立上がりで、図３(e) 及び
(f) に示されているように、レジスタ(1) のデータr1＝
｛a1, a2, a3, a4｝がS1バス６へ、レジスタ(2) のデー
タr2＝｛b1, b2, b3, b4｝がS2バス７へそれぞれ出力さ
れる。この場合は、両レジスタ(1), (2)からはいずれも
32ビット全てが出力される。ALU4はS1バス６とS2バス７
とからデータを入力して演算を実行する。
(f) に示されているように、レジスタ(1) のデータr1＝
｛a1, a2, a3, a4｝がS1バス６へ、レジスタ(2) のデー
タr2＝｛b1, b2, b3, b4｝がS2バス７へそれぞれ出力さ
れる。この場合は、両レジスタ(1), (2)からはいずれも
32ビット全てが出力される。ALU4はS1バス６とS2バス７
とからデータを入力して演算を実行する。
【００３２】テンポラリラッチ２はS2バス７からデータ
を入力する。このテンポラリラッチ２は前述の如く３バ
イトのラッチであり、図３(h) に示されているように、
レジスタ(2) からバス７へ出力されている32ビットのデ
ータr2＝｛b1, b2, b3, b4｝の内の上位３バイト｛b1,
b2, b3｝を入力する。この際、書き込みサイズがバイト
で指定されているので、図３(i), (j), (k), (l), (m)
にそれぞれ示されているように、制御信号C1, 制御信号
C4, 制御信号C5が”１”になり、制御信号C2,制御信号C
3は”０”になる。この結果、Ｄバス８の内のＤ(0:15)8
1及びＤ(16:23) 82、即ちＤ(0:23)にはテンポラリラッ
チ２に保持されている３バイトのデータ｛b1, b2, b3｝
が出力され、Ｄ(24:31) 83にはALU4の演算結果の下位１
バイトが出力される。従って、図３(g) に示されている
ように、Ｄバス８上の32ビットのデータはは｛b1, b2,
b3, c4｝となる。
を入力する。このテンポラリラッチ２は前述の如く３バ
イトのラッチであり、図３(h) に示されているように、
レジスタ(2) からバス７へ出力されている32ビットのデ
ータr2＝｛b1, b2, b3, b4｝の内の上位３バイト｛b1,
b2, b3｝を入力する。この際、書き込みサイズがバイト
で指定されているので、図３(i), (j), (k), (l), (m)
にそれぞれ示されているように、制御信号C1, 制御信号
C4, 制御信号C5が”１”になり、制御信号C2,制御信号C
3は”０”になる。この結果、Ｄバス８の内のＤ(0:15)8
1及びＤ(16:23) 82、即ちＤ(0:23)にはテンポラリラッ
チ２に保持されている３バイトのデータ｛b1, b2, b3｝
が出力され、Ｄ(24:31) 83にはALU4の演算結果の下位１
バイトが出力される。従って、図３(g) に示されている
ように、Ｄバス８上の32ビットのデータはは｛b1, b2,
b3, c4｝となる。
【００３３】レジスタファイル１は図３(b) に示されて
いるφ２の立上がりでＤバス８のデータを入力してその
まま書込むので、命令の実行終了後はレジスタ(2) のデ
ータはr2＝｛b1, b2, b3, c4｝となり、下位１バイトの
みが書き換えられたことになる。但し、c4＝a4＋b4とす
る。
いるφ２の立上がりでＤバス８のデータを入力してその
まま書込むので、命令の実行終了後はレジスタ(2) のデ
ータはr2＝｛b1, b2, b3, c4｝となり、下位１バイトの
みが書き換えられたことになる。但し、c4＝a4＋b4とす
る。
【００３４】図４のタイミングチャートには、”r1. ハ
ーフワード ＋ r2. ハーフワード −＞ r2. ハーフ
ワード”、即ち「レジスタ(1) のハーフワードデータ
＋ レジスタ(2) のハーフワードデータをハーフワード
サイズでレジスタ(2) に書込む」処理を実行する場合の
状態が示されている。
ーフワード ＋ r2. ハーフワード −＞ r2. ハーフ
ワード”、即ち「レジスタ(1) のハーフワードデータ
＋ レジスタ(2) のハーフワードデータをハーフワード
サイズでレジスタ(2) に書込む」処理を実行する場合の
状態が示されている。
【００３５】図４(a) に示されているクロックφ１の立
上がりで、図４(e) 及び(f) に示されているように、レ
ジスタ(1) のデータr1＝｛a1, a2, a3, a4｝がS1バス６
へ、レジスタ(2) のデータr2＝｛b1, b2, b3, b4｝がS2
バス７へそれぞれ出力される。この場合は、両レジスタ
(1), (2) からはいずれも32ビット全てが出力される。
ALU4はS1バス６とS2バス７とからデータを入力して演算
を実行する。
上がりで、図４(e) 及び(f) に示されているように、レ
ジスタ(1) のデータr1＝｛a1, a2, a3, a4｝がS1バス６
へ、レジスタ(2) のデータr2＝｛b1, b2, b3, b4｝がS2
バス７へそれぞれ出力される。この場合は、両レジスタ
(1), (2) からはいずれも32ビット全てが出力される。
ALU4はS1バス６とS2バス７とからデータを入力して演算
を実行する。
【００３６】テンポラリラッチ２はS2バス７からデータ
を入力する。テンポラリラッチ２は、図４(h) に示され
ているように、レジスタ(2) からバス７へ出力されてい
る32ビットのデータr2＝｛b1, b2, b3, b4｝の内の上位
３バイト｛b1, b2, b3｝を入力する。この際、書き込み
サイズがハーフワードで指定されているので、図４(i),
(j), (k), (l), (m) にそれぞれ示されているように、
制御信号C1, 制御信号C2, 制御信号C5が”１”になり、
制御信号C3, 制御信号C4は”０”になる。この結果、Ｄ
バス８の内のＤ(0:15)81にはテンポラリラッチ２に保持
されている３バイトのデータの内の上位２バイトのデー
タ｛b1, b2｝が出力され、Ｄ(16:31) 、即ちＤ(16:23)
82及びＤ(24:31) 83にはALU4の演算結果の下位２バイト
が出力される。従って、ステップ４(g) に示されている
ように、Ｄバス８上の32ビットのデータは｛b1, b2, c
3, c4｝となる。
を入力する。テンポラリラッチ２は、図４(h) に示され
ているように、レジスタ(2) からバス７へ出力されてい
る32ビットのデータr2＝｛b1, b2, b3, b4｝の内の上位
３バイト｛b1, b2, b3｝を入力する。この際、書き込み
サイズがハーフワードで指定されているので、図４(i),
(j), (k), (l), (m) にそれぞれ示されているように、
制御信号C1, 制御信号C2, 制御信号C5が”１”になり、
制御信号C3, 制御信号C4は”０”になる。この結果、Ｄ
バス８の内のＤ(0:15)81にはテンポラリラッチ２に保持
されている３バイトのデータの内の上位２バイトのデー
タ｛b1, b2｝が出力され、Ｄ(16:31) 、即ちＤ(16:23)
82及びＤ(24:31) 83にはALU4の演算結果の下位２バイト
が出力される。従って、ステップ４(g) に示されている
ように、Ｄバス８上の32ビットのデータは｛b1, b2, c
3, c4｝となる。
【００３７】レジスタファイル１は図４(b) に示されて
いるφ２の立上がりでＤバス８のデータを入力してその
まま書込むので、命令の実行終了後はレジスタ(2) のデ
ータはr2＝｛b1, b2, c3, c4｝となり、下位２バイトの
みが書き換えられたことになる。但し、｛c3, c4｝＝
｛a3, a4｝＋｛b3, b4｝とする。
いるφ２の立上がりでＤバス８のデータを入力してその
まま書込むので、命令の実行終了後はレジスタ(2) のデ
ータはr2＝｛b1, b2, c3, c4｝となり、下位２バイトの
みが書き換えられたことになる。但し、｛c3, c4｝＝
｛a3, a4｝＋｛b3, b4｝とする。
【００３８】図５のタイミングチャートには、 ”r1. ハーフワード ＋ r2. ワード −＞ r2. ワー
ド”、 即ち「レジスタ(1) のハーフワードデータ ＋ レジス
タ(2) のワードデータをワードサイズでレジスタ(2) に
書込む」処理を実行する場合の状態が示されている。
ド”、 即ち「レジスタ(1) のハーフワードデータ ＋ レジス
タ(2) のワードデータをワードサイズでレジスタ(2) に
書込む」処理を実行する場合の状態が示されている。
【００３９】図５(a) に示されているクロックφ１の立
上がりで、図５(e) 及び(f) に示されているように、レ
ジスタ(1) のデータr1＝｛a1, a2, a3, a4｝がS1バス６
へ、レジスタ(2) のデータr2＝｛b1, b2, b3, b4｝がS2
バス７へそれぞれ出力される。この場合は、両レジスタ
(1), (2)からはいずれも32ビット全てが出力される。AL
U4はS1バス６とS2バス７とからデータを入力して演算を
実行する。この際、S1バス６のデータサイズはハーフワ
ードに指定されているので、ワードサイズに揃えるため
に下位16ビットはそのまま入力し、上位16ビットは符号
拡張して32ビットのデータとして入力する。
上がりで、図５(e) 及び(f) に示されているように、レ
ジスタ(1) のデータr1＝｛a1, a2, a3, a4｝がS1バス６
へ、レジスタ(2) のデータr2＝｛b1, b2, b3, b4｝がS2
バス７へそれぞれ出力される。この場合は、両レジスタ
(1), (2)からはいずれも32ビット全てが出力される。AL
U4はS1バス６とS2バス７とからデータを入力して演算を
実行する。この際、S1バス６のデータサイズはハーフワ
ードに指定されているので、ワードサイズに揃えるため
に下位16ビットはそのまま入力し、上位16ビットは符号
拡張して32ビットのデータとして入力する。
【００４０】テンポラリラッチ２はS2バス７からデータ
を入力する。テンポラリラッチ２は、図５(h) に示され
ているように、レジスタ(2) からバス７へ出力されてい
る32ビットのデータr2＝｛b1, b2, b3, b4｝の内の上位
３バイト｛b1, b2, b3｝を入力する。この際、書き込み
サイズがハーフワードで指定されているので、図５(i),
(j), (k), (l), (m) にそれぞれ示されているように、
制御信号C1, 制御信号C2, 制御信号C3が”１”になり、
制御信号C4, 制御信号C5は”０”になる。この結果、Ｄ
バス８の全ビットＤ(0:31)にはALU4の４バイトが出力さ
れ、Ｄバス８＝｛c1, c2, c3, c4｝となる。
を入力する。テンポラリラッチ２は、図５(h) に示され
ているように、レジスタ(2) からバス７へ出力されてい
る32ビットのデータr2＝｛b1, b2, b3, b4｝の内の上位
３バイト｛b1, b2, b3｝を入力する。この際、書き込み
サイズがハーフワードで指定されているので、図５(i),
(j), (k), (l), (m) にそれぞれ示されているように、
制御信号C1, 制御信号C2, 制御信号C3が”１”になり、
制御信号C4, 制御信号C5は”０”になる。この結果、Ｄ
バス８の全ビットＤ(0:31)にはALU4の４バイトが出力さ
れ、Ｄバス８＝｛c1, c2, c3, c4｝となる。
【００４１】レジスタファイル１は図５(b) に示されて
いるφ２の立上がりでＤバス８のデータを入力してその
まま書込むの。従って、命令の実行終了後はレジスタ
(2) のデータはr2＝｛c1, c2, c3, c4｝となり、４バイ
ト全てが書き換えられたことになる。但し、｛c1, c2,
c3, c4｝＝｛a1, a2, a3, a4｝＋｛b1, b2, b3, b4｝と
する。
いるφ２の立上がりでＤバス８のデータを入力してその
まま書込むの。従って、命令の実行終了後はレジスタ
(2) のデータはr2＝｛c1, c2, c3, c4｝となり、４バイ
ト全てが書き換えられたことになる。但し、｛c1, c2,
c3, c4｝＝｛a1, a2, a3, a4｝＋｛b1, b2, b3, b4｝と
する。
【００４２】〔３オペランド命令の場合〕３オペランド
命令は、 ”ソース１ op ソース２ −＞ デスティネーショ
ン” の形式を取る。これは、「ソース１データとソース２デ
ータとを演算(op)してデスティネーションに格納する」
という意味である。
命令は、 ”ソース１ op ソース２ −＞ デスティネーショ
ン” の形式を取る。これは、「ソース１データとソース２デ
ータとを演算(op)してデスティネーションに格納する」
という意味である。
【００４３】この場合、ソース１データはS1バス６か
ら、ソース２データはS2バス７からALU4に入力される。
そして、演算結果はデスティネーションレジスタに書き
込まれる。ここで、S1バス６，S2バス７とも使用される
ため、別の経路９を設けてデスティネーションレジスタ
の値をテンポラリラッチ２に転送する必要が生じる。こ
のため、図６のブロック図に示されているように、レジ
スタファイル１には出力ポートが一つ追加され、レジス
タファイル１の各レジスタ11とテンポラリラッチ２との
間を接続するバス９が設けられている。なお、各レジス
タ11の出力ポートとバス９との間には制御信号C6により
オン／オフ制御されるゲート111 がそれぞれ介装されて
いる。
ら、ソース２データはS2バス７からALU4に入力される。
そして、演算結果はデスティネーションレジスタに書き
込まれる。ここで、S1バス６，S2バス７とも使用される
ため、別の経路９を設けてデスティネーションレジスタ
の値をテンポラリラッチ２に転送する必要が生じる。こ
のため、図６のブロック図に示されているように、レジ
スタファイル１には出力ポートが一つ追加され、レジス
タファイル１の各レジスタ11とテンポラリラッチ２との
間を接続するバス９が設けられている。なお、各レジス
タ11の出力ポートとバス９との間には制御信号C6により
オン／オフ制御されるゲート111 がそれぞれ介装されて
いる。
【００４４】ALU4の演算結果とテンポラリラッチ２に保
持されているデータとがＤバス８へ出力さてレジスタに
書込まれる際の動作は上述の２オペランド命令のそれぞ
れの場合と同様である。
持されているデータとがＤバス８へ出力さてレジスタに
書込まれる際の動作は上述の２オペランド命令のそれぞ
れの場合と同様である。
【００４５】ALU 以外の、演算結果の書き込みサイズで
指定された部分のみをレジスタに書込む演算器に関して
は、上述のようなALU4の選択出力回路５と同様の選択出
力回路が必要になる。あるいは、演算器の結果を出力す
るバスとレジスタに書き込まれるデータを転送するバス
とを別個のバスとして分ける構成も可能である。この場
合、演算結果が出力されているバスから選択出力回路に
より書き込みサイズで指定された部分のみをレジスタ書
き込み用バスへ転送するようにする。また同時に、テン
ポラリラッチ２からは書き込みサイズで指定された部分
以外の部分をレジスタ書き込み用バスへ出力する。レジ
スタにはレジスタ書き込み用バスから32ビットのデータ
が書き込まれる。
指定された部分のみをレジスタに書込む演算器に関して
は、上述のようなALU4の選択出力回路５と同様の選択出
力回路が必要になる。あるいは、演算器の結果を出力す
るバスとレジスタに書き込まれるデータを転送するバス
とを別個のバスとして分ける構成も可能である。この場
合、演算結果が出力されているバスから選択出力回路に
より書き込みサイズで指定された部分のみをレジスタ書
き込み用バスへ転送するようにする。また同時に、テン
ポラリラッチ２からは書き込みサイズで指定された部分
以外の部分をレジスタ書き込み用バスへ出力する。レジ
スタにはレジスタ書き込み用バスから32ビットのデータ
が書き込まれる。
【００４６】本発明のデータ処理回路では以上のような
構成を採ることにより、従来に比してテンポラリラッチ
２と演算器との選択出力回路とが新たに付加される。し
かし一方、各レジスタに関しては制御線と選択入力回路
とが削減される。通常、レジスタは本数が多いため、本
発明のデータ処理回路では従来に比してチップ上で付加
される面積よりも削減される面積の方が大となり、全体
としてはチップの占有面積は減少する。また、レジスタ
の入力ポートが複数である場合には更に占有面積は減少
する。
構成を採ることにより、従来に比してテンポラリラッチ
２と演算器との選択出力回路とが新たに付加される。し
かし一方、各レジスタに関しては制御線と選択入力回路
とが削減される。通常、レジスタは本数が多いため、本
発明のデータ処理回路では従来に比してチップ上で付加
される面積よりも削減される面積の方が大となり、全体
としてはチップの占有面積は減少する。また、レジスタ
の入力ポートが複数である場合には更に占有面積は減少
する。
【００４７】
【発明の効果】以上に詳述したように本発明によれば、
レジスタファイルのチップ上での占有面積を減少させる
ことが可能になり、チップ全体を小形することも、また
高速動作させることも可能になる。
レジスタファイルのチップ上での占有面積を減少させる
ことが可能になり、チップ全体を小形することも、また
高速動作させることも可能になる。
【図１】本発明のデータ処理回路の構成例を示すブロッ
ク図である。
ク図である。
【図２】テンポラリラッチのための選択出力回路及びAL
U のための選択出力回路の詳細な構成を示すブロック図
である。
U のための選択出力回路の詳細な構成を示すブロック図
である。
【図３】本発明のデータ処理回路の動作状態を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】本発明のデータ処理回路の動作状態を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図５】本発明のデータ処理回路の動作状態を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図６】本発明のデータ処理回路の他の実施例を示すブ
ロック図である。
ロック図である。
【図７】従来のデータ処理回路の構成例を示すブロック
図である。
図である。
【図８】従来及び本発明のデータ処理回路の各レジスタ
の32ビットの内で各サイズのデータが占めるビット位置
を示す模式図である。
の32ビットの内で各サイズのデータが占めるビット位置
を示す模式図である。
【図９】従来のデータ処理回路の各レジスタ部の具体的
な構成を示すブロック図である。
な構成を示すブロック図である。
１ レジスタファイル ２ テンポラリラッチ ３ 選択出力回路 ４ ALU ５ 選択出力回路 ６ S1バス ７ S2バス ８ Ｄバス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】３種類のサイズによる各レジスタ11への書
き込みを制御するために、従来の各レジスタ11は選択入
力回路13を備えている。１本のレジスタ11には選択入力
回路13が備えられており、両者で一つのレジスタ部10を
構成する。選択入力回路13は後述する制御信号により制
御されており、Ｄバス８から入力されるデータを書き込
むか否かを選択し、レジスタ11の書き込みサイズにより
指定されている部分のみにデータを書込む。
き込みを制御するために、従来の各レジスタ11は選択入
力回路13を備えている。１本のレジスタ11には選択入力
回路13が備えられており、両者で一つのレジスタ部10を
構成する。選択入力回路13は後述する制御信号により制
御されており、Ｄバス８から入力されるデータを書き込
むか否かを選択し、レジスタ11の書き込みサイズにより
指定されている部分のみにデータを書込む。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】書き込みサイズとしてワードが指定されて
いる場合は、制御信号C1, 制御信号C2，制御信号C3の全
てが”１”になってＤ(0:31)、即ちＤバス８の全てのデ
ータがレジスタ11に書き込まれる。書き込みサイズとし
てハーフワードが指定されいる場合は、制御信号C1, 制
御信号C2が”１”になってＤ(16:31) 、即ちＤバス８の
内のＤ(16:23) 82とＤ(24:31) 83とのデータがレジスタ
11の下位２バイトに書き込まれる。
いる場合は、制御信号C1, 制御信号C2，制御信号C3の全
てが”１”になってＤ(0:31)、即ちＤバス８の全てのデ
ータがレジスタ11に書き込まれる。書き込みサイズとし
てハーフワードが指定されいる場合は、制御信号C1, 制
御信号C2が”１”になってＤ(16:31) 、即ちＤバス８の
内のＤ(16:23) 82とＤ(24:31) 83とのデータがレジスタ
11の下位２バイトに書き込まれる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】また、テンポラリラッチ２の出力の内の下
位側の１バイト(16:23) はゲート31を介してＤバス８の
一部であるＤ(16:23) 82に、上位の２バイト(0:15)はゲ
ート32を介してＤバス８の一部であるＤ(0:15)81にそれ
ぞれ接続されている。なお、ゲート31は制御信号C4によ
り、ゲート32は制御信号C5によりそれぞれオン／オフ制
御される。
位側の１バイト(16:23) はゲート31を介してＤバス８の
一部であるＤ(16:23) 82に、上位の２バイト(0:15)はゲ
ート32を介してＤバス８の一部であるＤ(0:15)81にそれ
ぞれ接続されている。なお、ゲート31は制御信号C4によ
り、ゲート32は制御信号C5によりそれぞれオン／オフ制
御される。
【手続補正書】
【提出日】平成６年２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】図２に、テンポラリラッチ２のための選択
出力回路３及びALU4のための選択出力回路５の詳細な構
成を示す。ALU4の32ビットの演算結果の出力の内の下位
１バイト(24:31) はトライステートバッファ51を介して
Ｄバス８の一部であるＤ(24:31) 83に、その上位１バイ
ト(16:23) はトライステートバッファ52を介してＤバス
８の一部であるＤ(16:23)82に、上位の２バイト(0:15)
はトライステートバッファ53を介してＤバス８の一部で
あるＤ(24:31) 83にそれぞれ接続されている。なお、ト
ライステートバッファ51は制御信号C1により、トライス
テートバッファ52は制御信号C2により、トライステート
バッファ53は制御信号C3によりそれぞれデータをＤバス
８へ出力するか否かを制御される。
出力回路３及びALU4のための選択出力回路５の詳細な構
成を示す。ALU4の32ビットの演算結果の出力の内の下位
１バイト(24:31) はトライステートバッファ51を介して
Ｄバス８の一部であるＤ(24:31) 83に、その上位１バイ
ト(16:23) はトライステートバッファ52を介してＤバス
８の一部であるＤ(16:23)82に、上位の２バイト(0:15)
はトライステートバッファ53を介してＤバス８の一部で
あるＤ(24:31) 83にそれぞれ接続されている。なお、ト
ライステートバッファ51は制御信号C1により、トライス
テートバッファ52は制御信号C2により、トライステート
バッファ53は制御信号C3によりそれぞれデータをＤバス
８へ出力するか否かを制御される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】また、テンポラリラッチ２の出力の内の下
位側１バイト(24:31) の上位側の１バイト(16:23) はト
ライステートバッファ31を介してＤバス８の一部である
Ｄ(16:23) 82に、上位の２バイト(0:15)はトライステー
トバッファ32を介してＤバス８の一部であるＤ(0:15)81
にそれぞれ接続されている。なお、トライステートバッ
ファ31は制御信号C4により、トライステートバッファ32
は制御信号C5によりそれぞれデータをＤバス８へ出力す
るか否かを制御される。
位側１バイト(24:31) の上位側の１バイト(16:23) はト
ライステートバッファ31を介してＤバス８の一部である
Ｄ(16:23) 82に、上位の２バイト(0:15)はトライステー
トバッファ32を介してＤバス８の一部であるＤ(0:15)81
にそれぞれ接続されている。なお、トライステートバッ
ファ31は制御信号C4により、トライステートバッファ32
は制御信号C5によりそれぞれデータをＤバス８へ出力す
るか否かを制御される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】従って、書き込みサイズの指定がワードで
ある場合、ALU4の選択出力回路５の各トライステートバ
ッファ51, 52, 53に与えられている制御信号C1, 制御信
号C2, 制御信号C3がいずれも”１”になってトライステ
ートバッファ51, 52, 53がいずれもデータを出力する状
態になるので、ALU4の演算結果の32ビットの出力全てが
Ｄバス８へ出力される。一方、テンポラリラッチ２の選
択出力回路３の各トライステートバッファ31, 32に与え
られている制御信号C4, 制御信号C5はいずれも”０”に
なって、トライステートバッファ31, 32は共にデータを
出力しない状態になるので、テンポラリラッチ２に保持
されているデータは全く出力されない。
ある場合、ALU4の選択出力回路５の各トライステートバ
ッファ51, 52, 53に与えられている制御信号C1, 制御信
号C2, 制御信号C3がいずれも”１”になってトライステ
ートバッファ51, 52, 53がいずれもデータを出力する状
態になるので、ALU4の演算結果の32ビットの出力全てが
Ｄバス８へ出力される。一方、テンポラリラッチ２の選
択出力回路３の各トライステートバッファ31, 32に与え
られている制御信号C4, 制御信号C5はいずれも”０”に
なって、トライステートバッファ31, 32は共にデータを
出力しない状態になるので、テンポラリラッチ２に保持
されているデータは全く出力されない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】書き込みサイズの指定がハーフワードであ
る場合、ALU4の選択出力回路５のトライステートバッフ
ァ51, 52及びテンポラリラッチ２の選択出力回路３のト
ライステートバッファ32に与えられている制御信号C1,
制御信号C2, 制御信号C5が”１”になってトライステー
トバッファ51, 52, 32がデータを出力する状態になるの
で、ALU4の演算結果の下位16ビット(16:31) がＤバス８
のＤ(16:31) 、即ちＤ(16:23) 82及びＤ(24:31) 83へ、
テンポラリラッチ２の上位16ビット(0:15)がＤバス８の
Ｄ(0:15)81へそれぞれ出力される。
る場合、ALU4の選択出力回路５のトライステートバッフ
ァ51, 52及びテンポラリラッチ２の選択出力回路３のト
ライステートバッファ32に与えられている制御信号C1,
制御信号C2, 制御信号C5が”１”になってトライステー
トバッファ51, 52, 32がデータを出力する状態になるの
で、ALU4の演算結果の下位16ビット(16:31) がＤバス８
のＤ(16:31) 、即ちＤ(16:23) 82及びＤ(24:31) 83へ、
テンポラリラッチ２の上位16ビット(0:15)がＤバス８の
Ｄ(0:15)81へそれぞれ出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】書き込みサイズの指定がバイトである場
合、ALU4の選択出力回路５のトライステートバッファ51
及びテンポラリラッチ２の選択出力回路３のトライステ
ートバッファ31, 32に与えられている制御信号C1, 制御
信号C4, 制御信号C5が”１”になってトライステートバ
ッファ51, 31, 32がデータを出力する状態になるので、
ALU4の演算結果の下位８ビット(24:31) がＤバス８のＤ
(24:31) 83へ、テンポラリラッチ２の上位24ビット(0:2
3)がＤバス８のＤ(0:23)、即ちＤ(16:23) 82及びＤ(10:
24) 81へそれぞれ出力される。
合、ALU4の選択出力回路５のトライステートバッファ51
及びテンポラリラッチ２の選択出力回路３のトライステ
ートバッファ31, 32に与えられている制御信号C1, 制御
信号C4, 制御信号C5が”１”になってトライステートバ
ッファ51, 31, 32がデータを出力する状態になるので、
ALU4の演算結果の下位８ビット(24:31) がＤバス８のＤ
(24:31) 83へ、テンポラリラッチ２の上位24ビット(0:2
3)がＤバス８のＤ(0:23)、即ちＤ(16:23) 82及びＤ(10:
24) 81へそれぞれ出力される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】図５(a) に示されているクロックφ１の立
上がりで、図５(e) 及び(f) に示されているように、レ
ジスタ(1) のデータr1＝｛a1, a2, a3, a4｝がS1バス６
へ、レジスタ(2) のデータr2＝｛b1, b2, b3, b4｝がS2
バス７へそれぞれ出力される。この場合は、両レジスタ
(1), (2)からはいずれも32ビット全てが出力される。AL
U4はS1バス６とS2バス７とからデータを入力して演算を
実行する。この際、S1バス６のデータサイズはハーフワ
ードに指定されているので、ワードサイズに揃えるため
に下位16ビットはそのまま入力し、上位16ビットは符号
／０拡張命令によって符号または０拡張して32ビットの
データとして入力する。
上がりで、図５(e) 及び(f) に示されているように、レ
ジスタ(1) のデータr1＝｛a1, a2, a3, a4｝がS1バス６
へ、レジスタ(2) のデータr2＝｛b1, b2, b3, b4｝がS2
バス７へそれぞれ出力される。この場合は、両レジスタ
(1), (2)からはいずれも32ビット全てが出力される。AL
U4はS1バス６とS2バス７とからデータを入力して演算を
実行する。この際、S1バス６のデータサイズはハーフワ
ードに指定されているので、ワードサイズに揃えるため
に下位16ビットはそのまま入力し、上位16ビットは符号
／０拡張命令によって符号または０拡張して32ビットの
データとして入力する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】レジスタファイル１は図５(b) に示されて
いるφ２の立上がりでＤバス８のデータを入力してその
まま書込むの。従って、命令の実行終了後はレジスタ
(2) のデータはr2＝｛c1, c2, c3, c4｝となり、４バイ
ト全てが書き換えられたことになる。但し、｛c1, c2,
c3, c4｝＝｛ｓ, ｓ, a3, a4｝＋｛b1, b2, b3, b4｝と
する。なお、ｓは｛a3, a4｝の符号を８ビットに拡張し
たデータである。
いるφ２の立上がりでＤバス８のデータを入力してその
まま書込むの。従って、命令の実行終了後はレジスタ
(2) のデータはr2＝｛c1, c2, c3, c4｝となり、４バイ
ト全てが書き換えられたことになる。但し、｛c1, c2,
c3, c4｝＝｛ｓ, ｓ, a3, a4｝＋｛b1, b2, b3, b4｝と
する。なお、ｓは｛a3, a4｝の符号を８ビットに拡張し
たデータである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】この場合、ソース１データはS1バス６か
ら、ソース２データはS2バス７からALU4に入力される。
そして、演算結果はデスティネーションレジスタに書き
込まれる。ここで、S1バス６，S2バス７とも使用される
ため、別の経路９を設けてデスティネーションレジスタ
の値をテンポラリラッチ２に転送する必要が生じる。こ
のため、図６のブロック図に示されているように、レジ
スタファイル１には出力ポートが一つ追加され、レジス
タファイル１の各レジスタ11とテンポラリラッチ２との
間を接続するバス９が設けられている。なお、各レジス
タ11の出力ポートとバス９との間には制御信号C6により
データをバス９へ出力するか否かを制御されるトライス
テートバッファ111 がそれぞれ介装されている。
ら、ソース２データはS2バス７からALU4に入力される。
そして、演算結果はデスティネーションレジスタに書き
込まれる。ここで、S1バス６，S2バス７とも使用される
ため、別の経路９を設けてデスティネーションレジスタ
の値をテンポラリラッチ２に転送する必要が生じる。こ
のため、図６のブロック図に示されているように、レジ
スタファイル１には出力ポートが一つ追加され、レジス
タファイル１の各レジスタ11とテンポラリラッチ２との
間を接続するバス９が設けられている。なお、各レジス
タ11の出力ポートとバス９との間には制御信号C6により
データをバス９へ出力するか否かを制御されるトライス
テートバッファ111 がそれぞれ介装されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】ALU 以外の、演算結果の書き込みサイズで
指定された部分のみをレジスタに書込む演算器に関して
は、上述のようなALU4の選択出力回路５と同様の選択出
力回路が必要になる。あるいは、図10のブロック図に示
されているようにALU4の演算結果を出力するバスとレジ
スタ11に書き込まれるデータを転送するＤバス８とを別
個のバスとして分離した構成を採ることも可能である。
図10において、参照符号16はALU4の演算結果を出力する
32ビットのＲバスを、14はALU4以外のALU(演算器) を、
15はＲバス16から32ビットのデータを入力してレジスタ
11への書き込みサイズに従って下位８ビット，16ビッ
ト, 32ビットのいずれかを選択してレジスタ書き込み用
のＤバス８へ出力する選択出力回路をそれぞれ示してい
る。 このような構成では、ALU4の演算結果が出力されて
いるＲバス16から選択出力回路15により書き込みサイズ
で指定された部分のみをレジスタ書き込み用のＤバス８
へ転送するようにする。また同時に、テンポラリラッチ
２からは書き込みサイズで指定された部分以外の部分を
レジスタ書き込み用のＤバス８へ出力する。レジスタ11
にはレジスタ書き込み用のＤバス８から32ビットのデー
タが書き込まれる。
指定された部分のみをレジスタに書込む演算器に関して
は、上述のようなALU4の選択出力回路５と同様の選択出
力回路が必要になる。あるいは、図10のブロック図に示
されているようにALU4の演算結果を出力するバスとレジ
スタ11に書き込まれるデータを転送するＤバス８とを別
個のバスとして分離した構成を採ることも可能である。
図10において、参照符号16はALU4の演算結果を出力する
32ビットのＲバスを、14はALU4以外のALU(演算器) を、
15はＲバス16から32ビットのデータを入力してレジスタ
11への書き込みサイズに従って下位８ビット，16ビッ
ト, 32ビットのいずれかを選択してレジスタ書き込み用
のＤバス８へ出力する選択出力回路をそれぞれ示してい
る。 このような構成では、ALU4の演算結果が出力されて
いるＲバス16から選択出力回路15により書き込みサイズ
で指定された部分のみをレジスタ書き込み用のＤバス８
へ転送するようにする。また同時に、テンポラリラッチ
２からは書き込みサイズで指定された部分以外の部分を
レジスタ書き込み用のＤバス８へ出力する。レジスタ11
にはレジスタ書き込み用のＤバス８から32ビットのデー
タが書き込まれる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】図１０
【補正方法】追加
【補正内容】
【図１０】本発明のデータ処理回路の更に他の実施例を
示すブロック図である。
示すブロック図である。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】追加
【補正内容】
【図１０】
Claims (3)
- 【請求項１】 それぞれがｎビットのデータを保持する
複数のレジスタからなるレジスタファイルと、 前記レジスタファイルの内のデータの書き込みが指定さ
れた一つのレジスタから第１のバスを介してデータを受
け取る演算器と、 データの書き込みが指定された前記レジスタから前記第
１のバスを介してｎビットの内の少なくとも一部のデー
タを入力して保持するラッチと、 前記演算器に接続され、前記演算器の演算結果を第２の
バスの書き込みサイズとして指定されたｍビットの部分
へ出力する第１の選択出力回路と、 前記ラッチに接続され、前記ラッチに保持されているデ
ータを前記第２のバスの書き込みサイズとして指定され
た前記ｍビットの部分以外の部分へ出力する第２の選択
出力回路とを備え、 データの書き込みが指定された前記レジスタは、前記第
２のバスからｎビットのデータを入力すべくなしてある
ことを特徴とするデータ処理回路。 - 【請求項２】 それぞれがｎビットのデータを保持する
複数のレジスタからなるレジスタファイルと、 前記レジスタファイルの内のデータの書き込みが指定さ
れた一つのレジスタから第１のバスを介してｎビットの
内の少なくとも一部のデータを入力して保持するラッチ
と、 演算器に接続され、前記演算器の演算結果の内の書き込
みサイズとして指定されたｍビットを第２のバスへ出力
する第１の選択出力回路と、 前記ラッチに接続され、前記ラッチに保持されているデ
ータの内の書き込みサイズとして指定されたｍビットに
対応しないビットを前記第２のバスへ出力する第２の選
択出力回路とを備え、 データの書き込みが指定された前記レジスタは、前記第
２のバスからｎビットのデータを入力すべくなしてある
ことを特徴とするデータ処理回路。 - 【請求項３】 前記第１の選択出力回路から出力した第
２のバスの一部と、前記第２の選択出力回路から出力し
た第２のバスの一部とのビット数の和がｎビットである
ことを特徴とする請求項１及び２に記載のデータ処理回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013110A JPH06230960A (ja) | 1993-01-29 | 1993-01-29 | データ処理回路 |
| US08/353,163 US5495433A (en) | 1993-01-29 | 1994-12-09 | Data processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013110A JPH06230960A (ja) | 1993-01-29 | 1993-01-29 | データ処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230960A true JPH06230960A (ja) | 1994-08-19 |
Family
ID=11824018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013110A Pending JPH06230960A (ja) | 1993-01-29 | 1993-01-29 | データ処理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5495433A (ja) |
| JP (1) | JPH06230960A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9501276B2 (en) | 2012-12-31 | 2016-11-22 | Intel Corporation | Instructions and logic to vectorize conditional loops |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4525776A (en) * | 1980-06-02 | 1985-06-25 | Bell Telephone Laboratories, Incorporated | Arithmetic logic unit arranged for manipulating bits |
| US4740894A (en) * | 1985-09-27 | 1988-04-26 | Schlumberger Systems And Services, Inc. | Computing processor with memoryless function units each connected to different part of a multiported memory |
| JPH0731669B2 (ja) * | 1986-04-04 | 1995-04-10 | 株式会社日立製作所 | ベクトル・プロセツサ |
| US5073864A (en) * | 1987-02-10 | 1991-12-17 | Davin Computer Corporation | Parallel string processor and method for a minicomputer |
| FR2656710A1 (fr) * | 1989-12-29 | 1991-07-05 | Radiotechnique Compelec | Microcontroleur pour l'execution rapide d'un grand nombre d'operations decomposable en sequence d'operations de meme nature. |
| US5153846A (en) * | 1990-07-30 | 1992-10-06 | At&T Bell Laboratories | Digital shift register using random access memory |
| JPH04172533A (ja) * | 1990-11-07 | 1992-06-19 | Toshiba Corp | 電子計算機 |
-
1993
- 1993-01-29 JP JP5013110A patent/JPH06230960A/ja active Pending
-
1994
- 1994-12-09 US US08/353,163 patent/US5495433A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5495433A (en) | 1996-02-27 |
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