JPH06223095A - 多項式系導出装置及びその方法 - Google Patents

Abstract

(57)【要約】 【目的】 代数幾何符号の復号において、与えられた多
次元配列を生成する最小多項式系を高速に求める。 【構成】 与えられた多次元配列ｕを格納する配列記憶
手段と、求める多項式系Ｆ、当該多項式系Ｆと異なる多
項式系Ｇをそれぞれ格納するための第１、第２多項式記
憶手段と、前記第１、第２多項式記憶手段にそれぞれ記
憶された多項式ｆ⁽ⁱ⁾ ，ｇ^(j) に対して、演算ｆ^(k) ＝
ｚ^rs・ ｆ⁽ⁱ⁾ −( ｄf_n ⁽ⁱ⁾/ｄf_m ^(j))・ ｚ^rt・ ｇ^(j) を行
う第１演算手段と、該演算された多項式ｆ^(k) ＝Σｆ_m
^(k)・ ｚ_m と前記記憶された多次元配列ｕに対して演算
ｄf_n+1 ^(k) ＝Σｆ_m ^(k)・ ｕm+n+1-s を行なう第２演算手
段と、前記第１、及び第２の多項式記憶手段に対するア
クセス及び該アクセスのアドレスを多項式ｆ^(k) の次数
に依存させて並列に制御する制御手段とを具える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル通信系及び
ディジタル記憶系において通信路または記憶媒体で受け
た誤りを、誤り訂正符号を用いて受信側で自動的に訂正
する誤り訂正に関し、特に誤り訂正符号として代数幾何
符号を用いる場合の復号において、与えられた多次元配
列を生成する最小多項式系を求める多項式系導出装置及
びその方法に関する。

【０００２】

【従来の技術】従来、ディジタル通信系及びディジタル
記憶系において通信路または記憶媒体で受けた誤りを、
受信側で自動的に訂正する誤り訂正符号として、リード
・ソロモン（ＲＳ）符号[1] やＢＣＨ符号[1] がよく知
られ、コンパクト・ディスクや衛星通信等において実際
に使用されている。そのＲＳ符号やＢＣＨ符号の復号法
として、バーレカンプ・マッセイ（ＢＭ）法がよく知ら
れ、装置化されている。また、最近は代数曲線論を駆使
した代数幾何符号[1]-[4] と呼ばれる符号の研究が盛ん
に行われている。代数幾何符号は前述のＲＳ符号やＢＣ
Ｈ符号をその１クラスとして含む非常に適用範囲の広い
符号系であり、従来の符号よりもよい性質を持つ新符号
が存在することが徐々に明らかになってきている[5]
[6]。その復号法として阪田によって提案されたアルゴ
リズムが知られている[7] 。このアルゴリズムは２次元
ＢＭ法と呼ばれ、ＲＳ符号の復号に用いられるＢＭ法
（以後、１次元ＢＭ法と呼ぶ）の拡張になっていること
が知られている。また、ＢＭ法は阪田によって多次元に
まで拡張され[8] 、図７のような構造を持つアルゴリズ
ムとして表される。（ただし、定義点の決定法、及びｒ
ｓ，ｒｔ等は文献[7][8]参照。）

【０００３】

【発明が解決しようとする課題】図７のｎは全順序（文
献[7][8]参照）と呼ばれる順序づけによって更新され
る。図７において２）のｄf_n ⁽ⁱ⁾ の計算と４）のｈによ
るf_n ⁽ⁱ⁾ の更新は逐次的に行われることが多かった。な
ぜならば、点ｎにおける２）のｄf_n ⁽ⁱ⁾ は点ｎ−１にお
ける４）のｈを用いて計算され、点ｎにおける４）のｈ
によるf_n ⁽ⁱ⁾ の更新は点ｎの２）のｄf_n ⁽ⁱ⁾ を用いて計
算されるためである。この場合、図８に示すように処理
時間に無駄が生じるために効率的ではなかった。

【０００４】一方、ＲＳ符号やＢＣＨ符号の復号法であ
る１次元ＢＭ法の１次元変数についての処理を逐次的に
行うことを利用して２）と４）の処理を並列に実行する
手法が文献[9] に提案されている。しかし、この手法は
段数固定のシフトレジスタを用いているために１回のf_n
⁽ⁱ⁾ の更新（１サイクル）に必ずｔ＋１（ｔは多項式f_n
⁽ⁱ⁾ の最終点( ｎ＝ｐ：図７参照) における定義点の最
大値）の処理クロックが必要であった。従って、文献
[9] の装置は最大の定義点とならないf_n ⁽ⁱ⁾ の途中演算
( ｎ＜ｐ) において無駄な処理クロックが必要であり、
更に多次元のＢＭ法を考慮していないために、次の点に
おいて文献[9] の手法は多次元ＢＭ法には不向きであっ
た。

【０００５】１） １次元ＢＭ法では多項式系Ｆ，Ｇに
属す多項式は１つであるが、多次元ＢＭ法では多項式系
Ｆ，Ｇに属す多項式は複数存在する。

【０００６】２） １次元ＢＭ法では多項式系Ｆ，Ｇに
属す多項式の次数と与えられる配列の配置は１次元（１
変数）であるので、高次から順に１次元状のメモリ（シ
フトレジスタ等）に各係数を格納できるが、多次元ＢＭ
法の多項式の次数と配列の配置は１次元ではないので１
次元状のメモリでは効率的な処理ができない。

【０００７】３） １次元ＢＭ法では多項式系Ｆ，Ｇに
属す多項式は１つであるので、多項式間の並列性は意味
が無いが、多次元ＢＭ法では多項式系Ｆ，Ｇに属す多項
式は複数存在するので、多項式間の演算も並列化でき
る。

【０００８】４） １次元ＢＭ法では多項式系Ｆ，Ｇに
属す多項式の変数は１つであるので、１つの変数につい
ての演算を並列に行うと２）と４）の処理は並列化でき
ないが、多次元ＢＭ法では多項式系Ｆ，Ｇに属す多項式
の変数は複数存在するので、１つの変数についての演算
を並列に行っても２）と４）の処理を並列化できる。

【０００９】そこで、本発明では上述の欠点を除去し、
多次元ＢＭ法に対しても２）と４）の処理を効率的に並
列処理するアルゴリズム及び、それを実現する装置を提
案することを目的とする。これによって、１次元ＢＭ法
を含む多次元ＢＭ法の処理時間が短縮され、高速な処理
が実現できる。

【００１０】［参考文献］ [1] 今井：“符号理論”，電子情報通信学会 [2]V.D.Goppa: “Codes on algebraic curves ”, Sovi
et Math.Dokl., 24, pp.170-172, 1981. [3]V.D.Goppa: “Algebraico-geometric codes”, Mat
h. U.S.S.R. Izvestiya,vol.21, no.1, pp.75-91, 198
3. [4]V.D.Goppa: “Geometry and Codes”, Kluwer Acade
mic Publishers, 1988. [5]M.A.Tsfasman and S.G.Vladut: “Algebraic-geomet
ric codes ”, KluwerAcademic Publishers, 1991. [6] 三浦：“ある平面曲線上の代数曲線符号”, Prepri
nt. [7] 阪田：“与えられた２次元配列を生成する２次元線
形帰還シフトレジスタの合成”，信学論（Ａ），vol.J-
70A, pp.903-910, 1987. [8]S.Sakata:“Extension of the Berlekamp-Massey al
gorithm to N dimensions,”Information and Computat
ion, vol.84, pp.207-239, 1990 [9]Youzhi Xu: “Contributions to the Decoding of R
eed-Solomon and Related Codes,” Linkoping Studie
s in Science and Technology. Dissertations No.257.
1991.

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、与えられた多次元配列を生成する最小
多項式系を求める装置に、与えられた多次元配列ｕを格
納する配列記憶手段と、求める多項式系Ｆを格納するた
めの第１多項式記憶手段と、当該多項式系Ｆと異なる多
項式系Ｇを格納するための第２多項式記憶手段と、前記
第１多項式記憶手段に記憶された多項式ｆ⁽ⁱ⁾ ，前記第
２多項式記憶手段に記憶された多項式ｇ^(j)に対して、
演算ｆ^(k) ＝ｚ^rs・ ｆ⁽ⁱ⁾ −( ｄf_n ⁽ⁱ⁾/ｄf_m ^(j))・ ｚ^rt
・ ｇ^(j)を行う第１演算手段と、該第１演算手段によっ
て演算された多項式ｆ^(k) ＝Σｆ_m ^(k)・ ｚ_m と前記配列
記憶手段に記憶された多次元配列ｕに対して演算ｄf_n+1
^(k) ＝Σｆ_m ^(k)・ ｕm+n+1-s を行なう第２演算手段と、
前記第１、及び第２の多項式記憶手段に対するアクセ
ス及び該アクセスのアドレスを多項式ｆ^(k) の次数に依
存させて並列に制御する制御手段とを具える。

【００１２】

【作用】与えられた多次元配列ｕを配列記憶手段に格納
し、求める多項式系Ｆを第１多項式記憶手段に、当該多
項式系Ｆと異なる多項式系Ｇを第２多項式記憶手段にそ
れぞれ格納するようにし、第１演算手段によって前記第
１多項式記憶手段に記憶された多項式ｆ⁽ⁱ⁾ ，前記第２
多項式記憶手段に記憶された多項式ｇ^(j) に対して、演
算ｆ^(k) ＝ｚ^rs・ ｆ⁽ⁱ⁾ −( ｄf_n ⁽ⁱ⁾/ｄf_m ^(j))・ ｚ^rt・
ｇ^(j) を実行し、該第１演算手段によって演算された多
項式ｆ^(k) ＝Σｆ_m ^(k)・ ｚ_m と前記配列記憶手段に記憶
された多次元配列ｕに対して、第２演算手段によって演
算ｄf_n+1 ^(k)＝Σｆ_m ^(k)・ ｕm+n+1-s を実行し、制御手
段が前記第１、及び第２の多項式記憶手段に対するアク
セス及び該アクセスのアドレスを多項式ｆ^(k) の次数に
依存させて並列に制御することで、前記第１及び第２の
演算手段による演算を並列に実行する。

【００１３】

【実施例】

〔説明の概要〕Ｎ次元ＢＭ法において２点間の加減算は
各次元の変数について独立に行われる。そのために、Ｎ
次元ＢＭ法においてはＮ次元の変数を独立に扱うＮ次元
状のメモリを用いた方が効率的な処理を行うことができ
る。

【００１４】更に、Ｎ−１次元の変数についての演算を
同時に行っても、残りの変数についての処理が逐次的に
行われるので、２）と４）の処理を並列化できる。Ｎ−
１次元の変数についての演算を同時に行うためには、そ
の変数について各次数毎に独立したメモリを用いて同時
にアクセスすればよい。従って、本発明では多項式及び
各変数の次数毎に独立のメモリをメモリのアドレス分割
または複数のメモリによって実現し、効率的に多次元Ｂ
Ｍ法の処理を行うアルゴリズム及び装置を提案する。

【００１５】図７に対応する本発明によるアルゴリズム
を図１に、それによる動作を図２に示す（図２(a) 〜
(c) は実施例１〜３に対応する）。図１において２）と
４）及び５）の処理は並列に行われている。

【００１６】〔実施例１〕まず１次元ＢＭ法について考
える。図３においてｕは与えられた１次元配列ｕ（アド
レスｉにはｕi が設定）を格納するメモリ、ｆはｕを生
成する最小多項式ｆ（初期値は１）を格納するメモリ、
ｇはｆの補助多項式ｇ（初期値は０）を格納するメモリ
であり、そのアドレスは外部から制御される。ここでは
１次元ＢＭ法を考えているのでメモリに格納される多項
式は１つであり、その多項式の最高次数をｓとした場合
ｓ−ｉ次の次数の係数はメモリのアドレスｉに設定され
る。また、df_n はｄf_n ⁽ⁱ⁾ を計算するためのレジスタ、
df_m は前のdf_n の値を保持しておくレジスタ、INは逆数
を出力する回路であり、ddは( ｄf_n ⁽ⁱ⁾ ／ｄf_m ^(j))の値
を保持するレジスタ（初期値はｕ0 ）である。さらに、
SWは定義点は変化した場合のみメモリｆからの出力を選
択するスイッチであり、その制御は外部から行われる。
また、×，＋は各々乗算器，加算器を表す。

【００１７】点ｎにおいて、多項式ｆの定義点をｓ
⁽ⁱ⁾ 、多項式ｇの定義点をｓ^(j) とする。メモリｆ，ｇ
は各々アドレス０から１ずつ順次加算され、アドレスｓ
⁽ⁱ⁾ ，ｓ^(j)まで制御される。このとき、外部回路は定
義点から計算されるｒｓ＋ｓ⁽ⁱ⁾とｒｔ＋ｓ^(j) の大小
関係を比較し、大きい方のメモリから動作させはじめ、
その差分のクロック数後には他方のメモリも動作させ
る。前述したようにddのレジスタは( f_n ⁽ⁱ⁾ ／ｄf_m ^(j))
の値を保持しているので、メモリｆには４）のｈによっ
て演算・更新された点ｎにおける多項式ｆの各係数がア
ドレス０からｓ^(k) （ｓ^(k) は更新された多項式の定義
点）へ順次入力される。このとき、更新された多項式ｆ
の各係数に合わせて、メモリｕはアドレスｎ＋１から順
次１ずつ減じてアドレスｎ＋１−ｓ^(k) まで制御され、
そこに蓄えている１次元配列ｕの各要素を順次出力す
る。これによって、２）の点ｎ＋１におけるｄｆ_n+1 ^(k)
が４）の点ｎにおけるｆと並列に計算される。このとき
レジスタdf_m には前のｄf_n ⁽ⁱ⁾ が入力され、INによるそ
の逆数とｄｆ_n+1 ^(k)との乗算を行うことにより、次の演
算におけるddをレジスタに保持することができる。ただ
し、定義点が変化した場合にはSWが開き、メモリｇには
メモリｆの出力がアドレス０からアドレスｓ⁽ⁱ⁾ に対し
て順次入力され、多項式ｇが更新される。従って、図３
において多項式ｆの１回の更新（１サイクル）にはｓ
^(k) のクロック数が必要で、これをｐ回繰り返すことに
よりｕを生成する最小多項式ｆを得ることができる。

【００１８】ｓ^(k) はｄｆ_n+1 ^(k)及び多項式ｆの各係数
を逐次処理する場合の最小クロック数である。従って、
本発明は文献[9] の装置に比べて無駄な処理クロックが
なくなり処理が高速化される。また、定義点の決定及び
比較は高速性を要求されないので、通常のＣＰＵによっ
て実現できる。従って、外部回路はＣＰＵとアドレス制
御を行うカウンタ回路によって簡単に実現できる。

【００１９】〔実施例２〕実施例１に示したメモリのア
ドレス制御を行う外部回路は１次元ＢＭ法に対しては無
駄な処理クロックを省くだけであったが、２次元以上の
ＢＭ法に対しては前述の多次元状のメモリをアドレス制
御によって実現し、効率的な多次元ＢＭ法を実行するた
めに重要な意味を持つ。

【００２０】まず簡単のために、２次元ＢＭ法について
考える。図４においてＵは与えられた多次元配列ｕを、
Ｆはｕを生成する複数の多項式ｆ⁽ⁱ⁾(i=0,…,l-1) を、
ＧはＦの複数の補助多項式ｇ^(j)(j=0,…,l-2) を格納す
るメモリである。df_n ⁽ⁱ⁾はｄf_n ⁽ⁱ⁾ を計算するためのレ
ジスタ、df_m ^(j)は前のdf_n ⁽ⁱ⁾の値を保持しておくレジス
タであるが、多項式が複数あるのでこのレジスタも複数
必要である。他の部品は実施例１と同じである。

【００２１】ここで、ｉを多項式ｆ⁽ⁱ⁾ の数，ｊをｙ^j
の次数，ｋをｘ^s(i)-kの次数（ｓ⁽ⁱ⁾ は多項式ｆ⁽ⁱ⁾ の
定義点）とすると、メモリＦ，Ｇは図５に示すようなア
ドレス分割が行え、そのアドレスは（ｉ，ｊ，ｋ）と表
現できる。ただし、図５におけるｓj はｙ^j に対するｘ
の最大次数を表す。このとき、多項式系Ｆの中の１つの
多項式ｆ⁽ⁱ⁾ の定義点をｓ⁽ⁱ⁾ ＝（ｓ1⁽ⁱ⁾，ｓ2⁽ⁱ⁾）と
し、ａ＝（ａ1 ，ａ2）（ａ∈Σ₀ ^s(i) ：文献[7][8]参
照）を変数とすると、多項式ｆ⁽ⁱ⁾ はアドレス（ｉ，ｓ
1⁽ⁱ⁾−ａ1 ，ａ2 ）の位置に格納されている。また、多
項式系Ｇの中の１つの多項式ｇ^(j) の定義点をｓ^(j) ＝
（ｓ1^(j)，ｓ2^(j)）とすると、多項式ｇ(j) はａ∈Σ₀
^S(j) に対してアドレス（ｊ，ｓ1^(j)−ａ1 ，ａ2 ）に
格納されている。この場合、メモリＦ，Ｇに用いられる
各ａは全順序に従う必要はなく、ａ1 とａ2 と独立に制
御することができる。例えば、最初ａ1 ＝ａ2 ＝０とし
てａ1 を０からｓ0 まで動作させた後、ａ2 を１繰上
げ、ａ1 を再び０からｓ1 まで動作させるような制御を
行ってもよい。従って、ａ1ａ2 は通常のアップカウン
タによってに簡単に制御できる。また、メモリＵは点ｎ
＝（ｎ1 ，ｎ2 ）の写像ｕn をアドレス（ｎ1 ，ｎ2 ）
に割り付ければ、（ｊ，ｋ）と表されるアドレス分割が
でき、メモリＦ，Ｇと同様に簡単なアドレス制御が行え
る。

【００２２】従って、図４の装置は次のように動作させ
ればよい。まず、外部回路は定義点から計算されるｒｓ
＋ｓ⁽ⁱ⁾ とｒｔ＋ｓ^(j) の全順序による大小関係を比較
し、大きい方のメモリから動作させその多項式を出力す
る。その差分のクロック数後に他方のメモリも動作させ
他方の多項式を出力する。ddのレジスタには( ｄf_n ⁽ⁱ⁾/
ｄf_m ^(j))の値が保持されているので、メモリＦには４）
のｈによって演算・更新された定義点ｓ^(k) ＝（ｓ
1^(k)，ｓ2^(k)）を持つ多項式ｆ^(k) がアドレス（ｋ，ｓ
1(k)−ａ1 ，ａ2 ）（ａ∈Σ₀ ^S(k) ）に対して順次入力
されることがわかる。このとき、点ｎの全順序における
次の点をｎ＋１＝ｎ' ＝（ｎ1'，ｎ2'）とすると、更新
された多項式ｆ^(k) のアドレス内の変数ａに合わせて、
メモリＵはアドレス（ｎ1'−ａ1 ，ｎ2'−ａ2 ）（ａ∈
Σ₀ ^S(k) ）に蓄えている１次元配列ｕの各要素を出力す
る。これによって、２）の点ｎ＋１におけるｄｆ_n+1 ^(k)
が４）の点ｎにおける多項式ｆ^(k) と並列に計算され
る。このときレジスタdf_n ⁽ⁱ⁾には２）で計算されたｄｆ
_n+1 ^(k)が、レジスタdf_m には前のｄf_n ⁽ⁱ⁾ が蓄えられ、
後の演算において必要なときに用いられる。よって、次
の演算において必要な( ｄf_n ⁽ⁱ⁾ ／ｄf_m ^(j))の値がddの
レジスタに保持され図１のアルゴリズムが連続して実行
されていく。ただし、定義点が変化した場合にはSWが開
き、メモリＧにはメモリＦのそのときの出力がアドレス
（ｉ，ｓ1⁽ⁱ⁾−ａ1 ，ａ2 ）（ａ∈Σ₀ ^S(i)）に対して
順次入力され、多項式系Ｇが更新される。

【００２３】従って、図４において１つの多項式ｆ⁽ⁱ⁾
の更新（１サイクル）にはｓ^(k) クロックが必要であ
る。多次元ＢＭ法ではステップＳ１４で計算される多項
式ｆ^{(k )} とそれに用いられる多項式ｆ⁽ⁱ⁾ ，ｇ^(j) の
ｋ，ｉ，ｊは定義点の型によって決定される。前述した
ように複数の多項式をアドレス分割して格納した場合、
そのｋ，ｉ，ｊはアドレスの指定によって順次選択でき
る。従って、点ｎにおいて指定された全ての多項式ｆ
^(k) を更新するためには、各ｓ^(k) の和に相当するクロ
ック数が必要になる。さらに、それを点ｐまで繰り返せ
ば２次元配列ｕを生成する最小多項式系Ｆが得られる。

【００２４】この多項式の選択も定義点を決定する外部
回路によって実行できることは明かである。従って、ア
ドレスを制御する外部回路を用いて複数の多項式をアド
レス分割により選択することによって従来の文献[9] の
装置で困難であった１）の問題を解決できる。さらに、
問題２）に示された多次元の変数に関するメモリアクセ
スの複雑さの問題も図５に示すようにｙの次数毎にアド
レス分割を行うことによって容易になり解決できる。

【００２５】また、各多項式は最小のクロック数ｓ^(k)
によって更新されるので、実施例１と同様に処理クロッ
クを無駄にしない効率的な処理が行われていることは明
かである。

【００２６】また、図４の回路がアドレスの分割数さえ
増せば、Ｎ次元ＢＭ法に対しても有効であることも明か
である。

【００２７】〔実施例３〕実施例２は複数の多項式を１
つのメモリのアドレス分割によって格納しているので、
多項式及び各次数は１つしか選択できず問題３），４）
に示す多項式間及び変数毎の並列処理はなされていな
い。そこで、実施例３では問題３），４）に示した多項
式間及び変数毎の並列性を実現する装置を考える。

【００２８】まず、多項式間の並列性を実現する本発明
による実施例を図６に示す。図６においてメモリＦ，Ｇ
は複数の多項式を並列に格納する複数のメモリによって
構成される。図６において太線で示される線は複数のメ
モリ数に応じた多重の信号線を意味し、＋，×は多重の
信号線に応じて並列に並べた複数の加算器及び乗算器を
示す。また、レジスタdf_n ⁽ⁱ⁾，df_m ^(j)，dd及び逆数生成
回路INも多重の信号線に応じて並列に並べられる。ただ
し、メモリＵに格納されているｕだけは１種類であり、
複数の多項式ｆ⁽ⁱ⁾ に対して共通であるので１本の線で
表され、並列に並べられた乗算器に共通に入力される。

【００２９】このとき、メモリＦ，Ｇのアドレスは各点
ｎにおける最大の定義点を持つ多項式について制御すれ
ば、他の多項式もそのアドレス制御によって制御でき
る。従って、点ｎにおける全ての多項式の更新にはその
点における最大定義点であるｓ^(k) のクロック数でよ
く、それをｐ回繰り返すことによってｕを生成する最小
多項式系Ｆが得られる。

【００３０】次に、変数毎の並列性を実現する装置も図
６の実施例によって実現できる。この場合、実施例２の
多項式のｙの次数毎のアドレス分割を複数のメモリによ
って並列に格納すれば、１つの多項式内における変数ｙ
についての演算を並列に実現することができるので、多
項式間だけでなく１つの多項式内の変数毎の並列処理を
実現することができる。

【００３１】また、図６の回路はメモリ数さえ増せば、
Ｎ次元ＢＭ法に対しても有効であることも明らかであ
る。

【００３２】〔その他の実施例〕実施例３の装置のメモ
リ数は多項式分または次数分の数でなくても実施例２の
場合と組み合わせて、準備できる複数のメモリをさらに
アドレス分割して用いることもできる。

【００３３】また、２）及び４）の処理を行う回路はＣ
ＰＵ等によっても容易に構成することができ、本実施例
に示した回路構成に制限されない。

【００３４】また、ここに示したメモリの格納法及びア
クセス法等は、多次元ＢＭ法に限らず、他の多次元配列
及び多次元多項式生成法に関しても有効であることはい
うまでもない。

【００３５】

【発明の効果】本発明は１サイクルを逐次処理に必要な
最小のクロック数ｓ^(k) で実行できるので、無駄な処理
クロックがなくなり処理が高速化される。

【００３６】また、複数の多項式とその変数をアドレス
分割を用いて制御することによって、多次元ＢＭ法にも
簡単に対応することができる。

【００３７】さらに、多次元ＢＭ法の複数の多項式を複
数のメモリに分割して並列に制御することによって、複
数の多項式を並列に処理することができ処理速度を向上
させることができる。

【００３８】さらに、多次元ＢＭ法の多項式内の変数の
次数毎のアドレス分割を複数のメモリによって並列に格
納することによって、１つの多項式内の変数毎の処理を
並列に処理することができ処理速度をより向上させるこ
とができる。

【図面の簡単な説明】

【図１】本発明による多次元ＢＭ法のアルゴリズムであ
る。

【図２】図１のアルゴリズムを実行した場合の動作図で
ある。

【図３】図１のアルゴリズムの第１の実施例である。

【図４】図１のアルゴリズムの第２の実施例である。

【図５】メモリのアドレス分割の説明図である。

【図６】図１のアルゴリズムの第３の実施例である。

【図７】従来の多次元ＢＭ法のアルゴリズムである。

【図８】図７のアルゴリズムを実行した場合の動作図で
ある。

【符号の説明】

＋ 加算器 × 乗算器 ＳＷ スイッチ ｕ，Ｕ 与えられた配列を格納するメモリ ｆ，ｇ，Ｆ，Ｇ 多項式を格納するメモリ ｄｄ，ｄf_n，ｄf_m，ｄf_n ⁽ⁱ⁾,ｄ f_m ^(j) レジスタ ＩＮ 逆数を出力する回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 与えられた多次元配列を生成する最小多
   項式系を求める装置において、 与えられた多次元配列ｕを格納する配列記憶手段と、 求める多項式系Ｆを格納するための第１多項式記憶手段
   と、 当該多項式系Ｆと異なる多項式系Ｇを格納するための第
   ２多項式記憶手段と、 前記第１多項式記憶手段に記憶された多項式ｆ⁽ⁱ⁾ ，前
   記第２多項式記憶手段に記憶された多項式ｇ^(j) に対し
   て、演算 ｆ^(k) ＝ｚ^rs・ ｆ⁽ⁱ⁾ −( ｄf_n ⁽ⁱ⁾/ｄf_m ^(j))・ ｚ^rt・ ｇ
   ^(j) を行う第１演算手段と、 該第１演算手段によって演算された多項式ｆ^(k) ＝Σｆ
   _m ^(k)・ ｚ_m と前記配列記憶手段に記憶された多次元配列
   ｕに対して演算 ｄf_n+1 ^(k) ＝Σｆ_m ^(k)・ ｕm+n+1-s を行なう第２演算手段と、 前記第１、及び第２の多項式記憶手段に対するアクセス
   及び該アクセスのアドレスを多項式ｆ^(k) の次数に依存
   させて並列に制御する制御手段とを有し、前記第１及び
   第２の演算手段による演算を並列に実行することを特徴
   とする多項式系導出装置。
2. 【請求項２】 前記第１あるいは第２の多項式記憶手段
   が、複数のメモリを具え、複数の多項式を、多項式毎に
   異なるメモリに格納することを特徴とする請求項１に記
   載の多項式系導出装置。
3. 【請求項３】 前記第１あるいは第２の多項式記憶手段
   が、複数のメモリを具え、複数の多項式を、変数及び次
   数毎に異なるメモリに格納することを特徴とする請求項
   １に記載の多項式系導出装置。
4. 【請求項４】 前記制御手段が、複数の多項式を多項式
   毎に異なるアドレスに格納するように、前記第１あるい
   は第２の多項式記憶手段を制御することを特徴とする請
   求項１に記載の多項式系導出装置。
5. 【請求項５】 前記制御手段が、複数の多項式を変数及
   び次数毎に異なるアドレスに格納するように、前記第１
   あるいは第２の多項式記憶手段を制御することを特徴と
   する請求項１に記載の多項式系導出装置。
6. 【請求項６】 与えられた多次元配列を生成する最小多
   項式系を求める方法において、 与えられた多次元配列ｕを配列メモリに格納し、 求める多項式系Ｆを格納するための第１多項式メモリに
   記憶された多項式ｆ⁽ⁱ⁾ ，当該多項式系Ｆと異なる多項
   式系Ｇを格納するための第２多項式メモリに記憶された
   ｇ^(j) に対して、第１の演算 ｆ^(k) ＝ｚ^rs・ ｆ⁽ⁱ⁾ −( ｄf_n ⁽ⁱ⁾/ｄf_m ^(j))・ ｚ^rt・ ｇ
   ^(j) を実行し、 該第１の演算によって求められた多項式ｆ^(k) ＝Σｆ_m
   ^(k)・ ｚ_m と前記配列メモリに記憶された多次元配列ｕ
   に対して第２の演算 ｄf_n+1 ^(k) ＝Σｆ_m ^(k)・ ｕm+n+1-s を実行し、 前記第１、及び第２の多項式メモリに対するアクセス及
   び該アクセスのアドレスを多項式ｆ^(k) の次数に依存さ
   せて並列に制御し、前記第１及び第２の演算を並列に実
   行することを特徴とする多項式系導出方法。