JPH06216023A - レジストパターン形成方法 - Google Patents
レジストパターン形成方法Info
- Publication number
- JPH06216023A JPH06216023A JP651993A JP651993A JPH06216023A JP H06216023 A JPH06216023 A JP H06216023A JP 651993 A JP651993 A JP 651993A JP 651993 A JP651993 A JP 651993A JP H06216023 A JPH06216023 A JP H06216023A
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- Japan
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- film
- resist
- resist pattern
- forming
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 下地透明膜の段差に伴ってレジスト膜の膜厚
が変動しても、十分に高い精度で微細なレジストパター
ンを形成することできるようにする。 【構成】 本発明は、半導体基板上に下地透明膜として
のポリシリコン膜３及びＳｉＯ2 膜２を形成した後、Ｓ
ｉＯ2 膜２の上にレジスト膜１を形成し、その後、レジ
スト膜１に露光することによってレジストパターンを形
成するレジストパターン形成方法を前提とする。本発明
の特徴は、ＳｉＯ2 膜２を、該ＳｉＯ2 膜２とレジスト
膜１との界面における反射率が極小となるような膜厚に
形成することにある。
が変動しても、十分に高い精度で微細なレジストパター
ンを形成することできるようにする。 【構成】 本発明は、半導体基板上に下地透明膜として
のポリシリコン膜３及びＳｉＯ2 膜２を形成した後、Ｓ
ｉＯ2 膜２の上にレジスト膜１を形成し、その後、レジ
スト膜１に露光することによってレジストパターンを形
成するレジストパターン形成方法を前提とする。本発明
の特徴は、ＳｉＯ2 膜２を、該ＳｉＯ2 膜２とレジスト
膜１との界面における反射率が極小となるような膜厚に
形成することにある。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ等の製造技術で
あるレジストパターン形成方法に関する。
あるレジストパターン形成方法に関する。
【０００２】
【従来の技術】従来、半導体装置の製造工程において用
いられる微細パターンの形成には、投影露光法が広く用
いられている。投影露光法特に縮小投影露光法は極めて
微細なパターンの形成に有用であるが、下地パターンに
よって生じる半導体基板の表面の凹凸状の段差の上側部
分と下側部分とではレジスト膜の膜厚が異なっているの
で、特に下地が透明膜（ＳｉＯ2 膜或いはＳｉＮx 膜）
の場合にはレジスト膜との多重干渉による定在波効果が
大きくなるので寸法のコントロールが困難になってきて
いる。
いられる微細パターンの形成には、投影露光法が広く用
いられている。投影露光法特に縮小投影露光法は極めて
微細なパターンの形成に有用であるが、下地パターンに
よって生じる半導体基板の表面の凹凸状の段差の上側部
分と下側部分とではレジスト膜の膜厚が異なっているの
で、特に下地が透明膜（ＳｉＯ2 膜或いはＳｉＮx 膜）
の場合にはレジスト膜との多重干渉による定在波効果が
大きくなるので寸法のコントロールが困難になってきて
いる。
【０００３】そこで、このように下地が透明膜である場
合、下地透明膜の上に反射防止膜を形成してレジスト膜
と下地透明膜との多重干渉を低減させることによって定
在波による影響を低減し、これによりレジスト寸法の変
化を最小にする方法、或いはレジスト膜の上に反射防止
膜を形成することによってレジスト膜／透明膜内での多
重干渉を低減し、これにより定在波による影響を低下さ
せる方法が開発されつつある。
合、下地透明膜の上に反射防止膜を形成してレジスト膜
と下地透明膜との多重干渉を低減させることによって定
在波による影響を低減し、これによりレジスト寸法の変
化を最小にする方法、或いはレジスト膜の上に反射防止
膜を形成することによってレジスト膜／透明膜内での多
重干渉を低減し、これにより定在波による影響を低下さ
せる方法が開発されつつある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
２つの方法のうち前者の方法は下地透明膜の上に形成し
た反射防止膜を除去するプロセスが複雑であるという問
題があり、後者の方法は下地透明膜の段差によってレジ
スト膜上に形成された反射防止膜の膜厚が変動し、十分
に定在波効果を低減することができないという問題があ
る。
２つの方法のうち前者の方法は下地透明膜の上に形成し
た反射防止膜を除去するプロセスが複雑であるという問
題があり、後者の方法は下地透明膜の段差によってレジ
スト膜上に形成された反射防止膜の膜厚が変動し、十分
に定在波効果を低減することができないという問題があ
る。
【０００５】上記に鑑み、本発明は、下地透明膜の段差
に伴ってレジスト膜の膜厚が変動しても、十分に高い精
度で微細なレジストパターンを形成することができるレ
ジストパターン形成方法を提供することを目的とする。
に伴ってレジスト膜の膜厚が変動しても、十分に高い精
度で微細なレジストパターンを形成することができるレ
ジストパターン形成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、定在波効果は
下地透明膜とレジスト膜との界面での反射率に大きく関
係するという知見に基づきなされたものであって、請求
項１の発明が講じた解決手段は、半導体基板上に下地透
明膜を形成する工程と、該下地透明膜の上にレジスト膜
を形成する工程と、該レジスト膜に露光することによっ
てレジストパターンを形成する工程とを有するレジスト
パターン形成方法を前提とし、上記下地透明膜を形成す
る工程は、該下地透明膜を当該下地透明膜と上記レジス
ト膜との界面における反射率が極小となるような膜厚に
形成する工程であるという構成とするものである。
下地透明膜とレジスト膜との界面での反射率に大きく関
係するという知見に基づきなされたものであって、請求
項１の発明が講じた解決手段は、半導体基板上に下地透
明膜を形成する工程と、該下地透明膜の上にレジスト膜
を形成する工程と、該レジスト膜に露光することによっ
てレジストパターンを形成する工程とを有するレジスト
パターン形成方法を前提とし、上記下地透明膜を形成す
る工程は、該下地透明膜を当該下地透明膜と上記レジス
ト膜との界面における反射率が極小となるような膜厚に
形成する工程であるという構成とするものである。
【０００７】また、請求項２の発明は、請求項１の構成
に、上記下地透明膜はＳｉＯ2 膜又はＳｉＮx 膜である
という構成を付加するものである。
に、上記下地透明膜はＳｉＯ2 膜又はＳｉＮx 膜である
という構成を付加するものである。
【０００８】
【作用】上記の構成により、下地透明膜は、下地透明膜
とレジスト膜との界面における反射率が極小となるよう
な膜厚に設定されているため、当然のこととして下地透
明膜とレジスト膜との界面における反射率は極小にな
る。従って、定在波効果は低減する。
とレジスト膜との界面における反射率が極小となるよう
な膜厚に設定されているため、当然のこととして下地透
明膜とレジスト膜との界面における反射率は極小にな
る。従って、定在波効果は低減する。
【０００９】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１０】図１は半導体基板上に形成された透明膜の
構成を示しており、同図に示すように、透明膜は半導体
基板上に形成されたレジスト膜１、ＳｉＯ2 膜２及びポ
リシリコン膜３によって構成されており、これによりレ
ジストパターンが形成されている。尚、レジスト膜１の
屈折率：ｎ0 は１．６４、ＳｉＯ2 膜２の屈折率：ｎ1
は１．４５、ポリシリコン膜３の屈折率：ｎ2 は３．５
である。
構成を示しており、同図に示すように、透明膜は半導体
基板上に形成されたレジスト膜１、ＳｉＯ2 膜２及びポ
リシリコン膜３によって構成されており、これによりレ
ジストパターンが形成されている。尚、レジスト膜１の
屈折率：ｎ0 は１．６４、ＳｉＯ2 膜２の屈折率：ｎ1
は１．４５、ポリシリコン膜３の屈折率：ｎ2 は３．５
である。
【００１１】次に、レジスト膜１とＳｉＯ2 膜２との界
面における反射率：Ｒを求める。
面における反射率：Ｒを求める。
【００１２】
【数１】
【００１３】（数１）において、２δ1 は位相の遅れで
あり、 ２δ1 ＝（４π／λ）ｎ1 ×ｄ1 ｃｏｓΦ1 で表わせ
る。
あり、 ２δ1 ＝（４π／λ）ｎ1 ×ｄ1 ｃｏｓΦ1 で表わせ
る。
【００１４】ここで、Ｒが極大になるＳｉＯ2 膜２の膜
厚を以下に示す（２）式から求め、Ｒが極小になるＳｉ
Ｏ2 膜２の膜厚を以下に示す（３）式から求める。
厚を以下に示す（２）式から求め、Ｒが極小になるＳｉ
Ｏ2 膜２の膜厚を以下に示す（３）式から求める。
【００１５】 ｄ1 ＝（２ｍ＋１）×λ／（４ｎ1 ） （ｍ＝０，１，２……）のとき Ｒ＝｛（ｎ0 ×ｎ2 −ｎ1 2 ）／（ｎ0 ×ｎ2 ＋ｎ1 2 ）2 ……（２） ｄ1 ＝（ｍ＋１）×λ／（２ｎ1 ） （ｍ＝０，１，２……）のとき Ｒ＝｛（ｎ0 −ｎ2 ）／（ｎ0 ＋ｎ2 ）2 ……（３） 上記の（２）式から求めた反射率は２２％であり、
（３）式から求めた反射率は１２％であり、反射率の極
大と極小との差は１０％程度である。
（３）式から求めた反射率は１２％であり、反射率の極
大と極小との差は１０％程度である。
【００１６】図２は、ＳｉＯ2 膜の膜厚を２８０ｎｍ〜
３８０ｎｍの間で変化させたときにおける（数１）から
求めた反射率の変化を示している。同図から明らかなよ
うに、反射率が極大となる膜厚は３００ｎｍで、極小と
なる膜厚３６０ｎｍである。ここで、上記２条件となる
ような膜厚を有するＳｉＯ2 膜２の上にレジスト膜１を
その膜厚を変化させて塗布したたときのレジスト寸法の
変化を示す。レジスト膜１とＳｉＯ2 膜２の界面での反
射率が極大となる場合と極小となる場合の定在波効果は
それぞれ０．１１μｍと０．０８μｍとなる。
３８０ｎｍの間で変化させたときにおける（数１）から
求めた反射率の変化を示している。同図から明らかなよ
うに、反射率が極大となる膜厚は３００ｎｍで、極小と
なる膜厚３６０ｎｍである。ここで、上記２条件となる
ような膜厚を有するＳｉＯ2 膜２の上にレジスト膜１を
その膜厚を変化させて塗布したたときのレジスト寸法の
変化を示す。レジスト膜１とＳｉＯ2 膜２の界面での反
射率が極大となる場合と極小となる場合の定在波効果は
それぞれ０．１１μｍと０．０８μｍとなる。
【００１７】このように、反射率が極小となるようなＳ
ｉＯ2 膜２の膜厚を選択することにより定在波効果を約
３０％低減することができる。
ｉＯ2 膜２の膜厚を選択することにより定在波効果を約
３０％低減することができる。
【００１８】尚、上記のＳｉＯ2 膜以外のＳｉＮx 膜の
ような透明膜にも上記の効果は十分に期待できる。
ような透明膜にも上記の効果は十分に期待できる。
【００１９】また、上記実施例においてはレジストとし
てＩ線用高解像レジストＰＦＩ−１５（住友化学製）を
用いたが、これのみでなく、Ｇ線用のレジストでも上記
の効果は十分に期待できる。
てＩ線用高解像レジストＰＦＩ−１５（住友化学製）を
用いたが、これのみでなく、Ｇ線用のレジストでも上記
の効果は十分に期待できる。
【００２０】
【発明の効果】以上説明したように、本発明に係るレジ
ストパターンの形成方法は、下地透明膜の膜厚を下地透
明膜とレジスト膜との界面における反射率が極小となる
ように設定したため、下地透明膜とレジスト膜との界面
における反射率が極小になるので、定在波効果は低減す
る。
ストパターンの形成方法は、下地透明膜の膜厚を下地透
明膜とレジスト膜との界面における反射率が極小となる
ように設定したため、下地透明膜とレジスト膜との界面
における反射率が極小になるので、定在波効果は低減す
る。
【００２１】このため、本発明によると、下地透明膜の
段差部に生じるレジスト膜の膜厚の変化に起因するレジ
ストパターンの寸法変動を抑制することができる。
段差部に生じるレジスト膜の膜厚の変化に起因するレジ
ストパターンの寸法変動を抑制することができる。
【図１】本発明の一実施例に係るレジストパターン形成
方法を説明するための透明膜の構成を示す断面図であ
る。
方法を説明するための透明膜の構成を示す断面図であ
る。
【図２】上記レジストパターン形成方法において、Ｓｉ
Ｏ2 膜の膜厚を変化させたときのレジスト膜とＳｉＯ2
膜との界面の反射率を示す図である。
Ｏ2 膜の膜厚を変化させたときのレジスト膜とＳｉＯ2
膜との界面の反射率を示す図である。
【図３】上記の反射率が極大又は極小になるようなＳｉ
Ｏ2 膜（３００ｎｍと３６０ｎｍ）上に形成されたレジ
スト膜の膜厚を変化させたときのレジスト寸法の変化を
示す図である。
Ｏ2 膜（３００ｎｍと３６０ｎｍ）上に形成されたレジ
スト膜の膜厚を変化させたときのレジスト寸法の変化を
示す図である。
１ レジスト膜 ２ ＳｉＯ2 膜 ３ ポリシリコン膜
Claims (2)
- 【請求項１】 半導体基板上に下地透明膜を形成する工
程と、該下地透明膜の上にレジスト膜を形成する工程
と、該レジスト膜に露光することによってレジストパタ
ーンを形成する工程とを有するレジストパターン形成方
法において、上記下地透明膜を形成する工程は、該下地
透明膜を当該下地透明膜と上記レジスト膜との界面にお
ける反射率が極小となるような膜厚に形成する工程であ
ることを特徴とするレジストパターン形成方法。 - 【請求項２】 上記下地透明膜は、ＳｉＯ2 膜又はＳｉ
Ｎx 膜であることを特徴とする請求項１に記載のレジス
トパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP651993A JPH06216023A (ja) | 1993-01-19 | 1993-01-19 | レジストパターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP651993A JPH06216023A (ja) | 1993-01-19 | 1993-01-19 | レジストパターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216023A true JPH06216023A (ja) | 1994-08-05 |
Family
ID=11640647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP651993A Pending JPH06216023A (ja) | 1993-01-19 | 1993-01-19 | レジストパターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216023A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314261B1 (ko) * | 1999-05-11 | 2001-11-15 | 황인길 | 반도체 소자 제조 방법 |
| US6399481B1 (en) | 1998-09-14 | 2002-06-04 | Sharp Kabushiki Kaisha | Method for forming resist pattern |
-
1993
- 1993-01-19 JP JP651993A patent/JPH06216023A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399481B1 (en) | 1998-09-14 | 2002-06-04 | Sharp Kabushiki Kaisha | Method for forming resist pattern |
| KR100314261B1 (ko) * | 1999-05-11 | 2001-11-15 | 황인길 | 반도체 소자 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000418 |