JPH0621241A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0621241A JPH0621241A JP17412092A JP17412092A JPH0621241A JP H0621241 A JPH0621241 A JP H0621241A JP 17412092 A JP17412092 A JP 17412092A JP 17412092 A JP17412092 A JP 17412092A JP H0621241 A JPH0621241 A JP H0621241A
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- Japan
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- layer
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】半導体装置における配線とゲート電極、または
半導体基板との接続孔部形成プロセスにおいて、配線と
ゲート電極、半導体基板との接続抵抗を低減し、接続孔
のＳｉノジュールの析出しにくい半導体製造方法を提供
する。 【構成】接続孔部形成後にＲＴＡ（熱アニーリングを短
時間で行う技術）処理を窒素雰囲気中で行い、それか
ら、配線層を形成する。または、接続孔開口前後にＲＴ
Ａ処理を行い、配線層を形成する。 【効果】歩留まり安定、向上に大きく寄与し、信頼性も
向上する。
半導体基板との接続孔部形成プロセスにおいて、配線と
ゲート電極、半導体基板との接続抵抗を低減し、接続孔
のＳｉノジュールの析出しにくい半導体製造方法を提供
する。 【構成】接続孔部形成後にＲＴＡ（熱アニーリングを短
時間で行う技術）処理を窒素雰囲気中で行い、それか
ら、配線層を形成する。または、接続孔開口前後にＲＴ
Ａ処理を行い、配線層を形成する。 【効果】歩留まり安定、向上に大きく寄与し、信頼性も
向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に集積回路の素子間を結ぶ配線の接続孔部の製造
方法に関する。
法、特に集積回路の素子間を結ぶ配線の接続孔部の製造
方法に関する。
【０００２】
【従来の技術】図３、図４は、集積回路の素子間を結ぶ
配線孔の従来の製造方法を示す模式構造図である。
配線孔の従来の製造方法を示す模式構造図である。
【０００３】本製造方法は、集積回路の素子間を結ぶ配
線孔形成において、一般的に用いられている製造方法な
ので、以下に簡単に説明する。
線孔形成において、一般的に用いられている製造方法な
ので、以下に簡単に説明する。
【０００４】図３（ａ）シリコン基板の上にＬＯＣＯＳ
酸化膜１と多結晶シリコン２が形成されているパターン
に、熱拡散、またはイオン注入法３により不純物導入層
４を形成する。
酸化膜１と多結晶シリコン２が形成されているパターン
に、熱拡散、またはイオン注入法３により不純物導入層
４を形成する。
【０００５】図３（ｂ）リンガラス膜５をＣＶＤ法によ
り形成し、その上にＳＯＧ膜６を塗布する。
り形成し、その上にＳＯＧ膜６を塗布する。
【０００６】図３（ｃ）ＳＯＧ膜を焼き締め、その後、
窒素雰囲気中の熱拡散炉７を用いて、半導体基板の不純
物を熱拡散させ、拡散層８を形成する。
窒素雰囲気中の熱拡散炉７を用いて、半導体基板の不純
物を熱拡散させ、拡散層８を形成する。
【０００７】図４（ａ）ＲＴＡによる熱処理９を加え、
イオン注入のダメージ回復と拡散層の不純物の活性化を
行う。
イオン注入のダメージ回復と拡散層の不純物の活性化を
行う。
【０００８】図４（ｂ）リンガラス膜の上にフォトレジ
ストのパターンを形成し、フォトレジストをマスクにし
て、リンガラス膜をエッチング液または等方性ドライエ
ッチングにより上部の開口面積を広く開けて、この状態
のまま異方性ドライエッチングにより、フォトレジスト
のパターンに忠実に下部の残りの膜を除去し、接続孔１
０を形成する。
ストのパターンを形成し、フォトレジストをマスクにし
て、リンガラス膜をエッチング液または等方性ドライエ
ッチングにより上部の開口面積を広く開けて、この状態
のまま異方性ドライエッチングにより、フォトレジスト
のパターンに忠実に下部の残りの膜を除去し、接続孔１
０を形成する。
【０００９】図４（ｃ）フォトレジストを除去して、Ａ
Ｌ合金層１１のパターンを形成する。
Ｌ合金層１１のパターンを形成する。
【００１０】ここで、従来の製造方法において、多結晶
シリコン層が第１層目の配線層、リンガラス膜及びＳＯ
Ｇ膜が層間絶縁膜、ＡＬ合金層が第２層目の配線層に対
応しており、それぞれが集積回路の構成要素として、役
割を果たしている。
シリコン層が第１層目の配線層、リンガラス膜及びＳＯ
Ｇ膜が層間絶縁膜、ＡＬ合金層が第２層目の配線層に対
応しており、それぞれが集積回路の構成要素として、役
割を果たしている。
【００１１】ＡＬ合金層を第２の配線層として用いられ
ている理由としては、ＡＬ配線層と半導体基板上との接
続孔において、ＡＬ金属のみの場合、ＡＬスパイク現象
と呼ばれる接合不良が生じる為、一般的な対策として、
ＡＬ−Ｓｉ合金、またはＡＬ−Ｓｉ−Ｃｕ合金により、
配線層が形成されている。
ている理由としては、ＡＬ配線層と半導体基板上との接
続孔において、ＡＬ金属のみの場合、ＡＬスパイク現象
と呼ばれる接合不良が生じる為、一般的な対策として、
ＡＬ−Ｓｉ合金、またはＡＬ−Ｓｉ−Ｃｕ合金により、
配線層が形成されている。
【００１２】
【発明が解決しようとする課題】従来の半導体装置の接
続孔部の製造方法における問題点として以下のことがあ
げられる。
続孔部の製造方法における問題点として以下のことがあ
げられる。
【００１３】従来の製造方法、すなわちＡＬスパイク現
象の防止の為に用いたＡＬ−Ｓｉ合金、またはＡＬ−Ｓ
ｉ−Ｃｕ合金により形成された接続孔部においては、そ
のＡＬ合金中のＳｉによって、接続孔部にＳｉノジュー
ルが析出してくる。
象の防止の為に用いたＡＬ−Ｓｉ合金、またはＡＬ−Ｓ
ｉ−Ｃｕ合金により形成された接続孔部においては、そ
のＡＬ合金中のＳｉによって、接続孔部にＳｉノジュー
ルが析出してくる。
【００１４】その為、接続孔の実効面積が減少する。そ
れにより接続抵抗が増大する為、集積回路のスピード
等、信頼性が低下するという問題が発生している。
れにより接続抵抗が増大する為、集積回路のスピード
等、信頼性が低下するという問題が発生している。
【００１５】その為、接続孔部にＳｉノジュールを発生
させない技術が必要となってきた。上述の課題を達成す
る為、本発明は接続孔部に生じるノジュールを減少さ
せ、これによる接続孔と配線層との信頼性低以下を生じ
させない集積回路の素子間を結ぶ配線の接続孔を形成す
る製造方法を提供することを目的とする。
させない技術が必要となってきた。上述の課題を達成す
る為、本発明は接続孔部に生じるノジュールを減少さ
せ、これによる接続孔と配線層との信頼性低以下を生じ
させない集積回路の素子間を結ぶ配線の接続孔を形成す
る製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体装置における配線とゲート電極、また
は半導体基板上との接続孔部形成に関するプロセスにお
いて、所望の半導体基板上に不純物を注入する工程、上
記半導体基板上に絶縁膜を所望の膜厚に形成する工程、
上記絶縁膜上に所望の接続孔を開口する工程、上記接続
孔部形成以降に熱処理プロセスを秒オーダーで制御する
技術（Ｒａｐｉｄ Ｔｈｅｍａｌ Ａｎ−ｎｅａｌｉｎ
ｇ：以下ＲＴＡとする。）を用いた熱処理（窒素雰囲気
中）をすることにより拡散層の不純物を活性化させる工
程、上記ＲＴＡ処理後に所望の配線を形成する工程から
なることを特徴とする半導体装置の製造方法である。さ
らに、接続孔のパターニング前にもＲＴＡ処理を行い、
接続孔開口前後でＲＴＡ処理を行い、接続孔界面にＳｉ
ノジュールの析出しにくい接続孔を形成させることを特
徴とする半導体装置の製造方法。
造方法は、半導体装置における配線とゲート電極、また
は半導体基板上との接続孔部形成に関するプロセスにお
いて、所望の半導体基板上に不純物を注入する工程、上
記半導体基板上に絶縁膜を所望の膜厚に形成する工程、
上記絶縁膜上に所望の接続孔を開口する工程、上記接続
孔部形成以降に熱処理プロセスを秒オーダーで制御する
技術（Ｒａｐｉｄ Ｔｈｅｍａｌ Ａｎ−ｎｅａｌｉｎ
ｇ：以下ＲＴＡとする。）を用いた熱処理（窒素雰囲気
中）をすることにより拡散層の不純物を活性化させる工
程、上記ＲＴＡ処理後に所望の配線を形成する工程から
なることを特徴とする半導体装置の製造方法である。さ
らに、接続孔のパターニング前にもＲＴＡ処理を行い、
接続孔開口前後でＲＴＡ処理を行い、接続孔界面にＳｉ
ノジュールの析出しにくい接続孔を形成させることを特
徴とする半導体装置の製造方法。
【００１７】
【実施例】図１、図２は、本発明の一実施例を示す接続
孔の形成工程における模式構造図である。
孔の形成工程における模式構造図である。
【００１８】以下、図１、図２の模式構造図に従って説
明する。
明する。
【００１９】図１（ａ）シリコン基板の上にＬＯＣＯＳ
酸化膜１と多結晶シリコン２が形成されているパターン
に、熱拡散、またはイオン注入法３により不純物導入層
４を形成する。
酸化膜１と多結晶シリコン２が形成されているパターン
に、熱拡散、またはイオン注入法３により不純物導入層
４を形成する。
【００２０】図１（ｂ）下層リンガラス膜５を、４７０
℃前後、４．６ｍｏｌ％前後の高温ＣＶＤ法により形成
する。引き続いて、上層ＳＯＧ膜６を塗布する。
℃前後、４．６ｍｏｌ％前後の高温ＣＶＤ法により形成
する。引き続いて、上層ＳＯＧ膜６を塗布する。
【００２１】図１（ｃ）ＳＯＧ膜焼き締めの為に、４０
０℃前後の熱を窒素雰囲気中で加えて、ＳＯＧ膜を形成
する。引き続いて、不純物を活性化させる為に、熱拡散
炉で８００〜１０００℃前後の熱を窒素雰囲気中で熱拡
散７を行い、不純物導入層を拡散層８にする。
０℃前後の熱を窒素雰囲気中で加えて、ＳＯＧ膜を形成
する。引き続いて、不純物を活性化させる為に、熱拡散
炉で８００〜１０００℃前後の熱を窒素雰囲気中で熱拡
散７を行い、不純物導入層を拡散層８にする。
【００２２】図２（ａ）ＳＯＧ膜の上にフォトレジスト
のパターンを形成し、フォトレジストをマスクにして、
上層ＳＯＧ膜をエッチング液または等方性ドライエッチ
ングにより上部の開口部面積を広く開けてエッチングす
る。
のパターンを形成し、フォトレジストをマスクにして、
上層ＳＯＧ膜をエッチング液または等方性ドライエッチ
ングにより上部の開口部面積を広く開けてエッチングす
る。
【００２３】次に異方性ドライエッチングによりフォト
レジストのパターン通りの接続孔部１０を開口する。
レジストのパターン通りの接続孔部１０を開口する。
【００２４】図２（ｂ）窒素雰囲気中で、１０００〜１
０５０℃、〜１０秒という時間にてＲＴＡ処理による熱
処理９を行う。
０５０℃、〜１０秒という時間にてＲＴＡ処理による熱
処理９を行う。
【００２５】図２（ｃ）ＡＬ合金層をスパッタリング法
により形成して、所望のＡＬ配線パターン１１を形成す
る。
により形成して、所望のＡＬ配線パターン１１を形成す
る。
【００２６】ここで、多結晶シリコン層が第１層目の配
線層、リンガラス膜及びＳＯＧ膜が層間絶縁膜、ＡＬ合
金層が第２層目の配線層に対応しており、それぞれが集
積回路の構成要素として、役割を果たしている。
線層、リンガラス膜及びＳＯＧ膜が層間絶縁膜、ＡＬ合
金層が第２層目の配線層に対応しており、それぞれが集
積回路の構成要素として、役割を果たしている。
【００２７】イオン注入時の損傷回復、不純物の活性
化、不純物の再分布、基板変質の抑制等の為に行うＲＴ
Ａ処理の順番を接続孔形成前から後に変更するのみの本
実施例によって、接続孔部の清浄化ができること、及び
接続孔部のエッチング時のダメージが軽減される。
化、不純物の再分布、基板変質の抑制等の為に行うＲＴ
Ａ処理の順番を接続孔形成前から後に変更するのみの本
実施例によって、接続孔部の清浄化ができること、及び
接続孔部のエッチング時のダメージが軽減される。
【００２８】その為、拡散層及び第１の配線層（多結晶
シリコン）と第２の配線層（ＡＬ合金層）との接続孔界
面にＳｉノジュールが析出しにくい接続孔が形成でき
る。
シリコン）と第２の配線層（ＡＬ合金層）との接続孔界
面にＳｉノジュールが析出しにくい接続孔が形成でき
る。
【００２９】半導体基板とＡＬ配線層との接続孔部にお
いて、Ｓｉノジュールの析出の割合は、従来の製造方法
に比べて、約５分の１に減少した。
いて、Ｓｉノジュールの析出の割合は、従来の製造方法
に比べて、約５分の１に減少した。
【００３０】この為、接続孔の実効面積は設計寸法通り
の面積で製造できるため、接続抵抗の低減、しいては集
積回路の信頼性向上に寄与できる。
の面積で製造できるため、接続抵抗の低減、しいては集
積回路の信頼性向上に寄与できる。
【００３１】従来の技術と本発明での接続抵抗を比較す
ると、従来の技術より５〜１０％接続抵抗が低減してい
る。
ると、従来の技術より５〜１０％接続抵抗が低減してい
る。
【００３２】また、半導体装置ごとの検査でもＲＴＡ処
理の位置により、歩留まりが従来の技術より、２．６倍
も上昇し、歩留まり向上に大きく寄与する。
理の位置により、歩留まりが従来の技術より、２．６倍
も上昇し、歩留まり向上に大きく寄与する。
【００３３】さらに、従来の製造方法の延長である、接
続孔開口前にまずＲＴＡ処理を行い、接続孔開口後にも
ＲＴＡ処理を行った場合においても、拡散層及び第１の
配線層（多結晶シリコン）と第２の配線層（ＡＬ合金
層）との接続孔界面にＳｉノジュールが析出しにくい接
続孔が形成できる。
続孔開口前にまずＲＴＡ処理を行い、接続孔開口後にも
ＲＴＡ処理を行った場合においても、拡散層及び第１の
配線層（多結晶シリコン）と第２の配線層（ＡＬ合金
層）との接続孔界面にＳｉノジュールが析出しにくい接
続孔が形成できる。
【００３４】半導体基板とＡＬ配線層との接続孔部にお
いて、Ｓｉノジュールの析出の割合は、従来の製造方法
に比べて、約３分の１に減少した。
いて、Ｓｉノジュールの析出の割合は、従来の製造方法
に比べて、約３分の１に減少した。
【００３５】従来の技術と本発明での接続抵抗を比較す
ると、従来の技術より５〜１０％接続抵抗が低減してい
る。
ると、従来の技術より５〜１０％接続抵抗が低減してい
る。
【００３６】また、半導体装置ごとの検査でもＲＴＡ処
理の位置により、歩留まりが従来の技術より、２．３倍
も上昇し、歩留まり向上に大きく寄与する。
理の位置により、歩留まりが従来の技術より、２．３倍
も上昇し、歩留まり向上に大きく寄与する。
【００３７】
【発明の効果】本発明による製造方法を用いることによ
り、拡散層と第１の配線層及び第２の配線層との接続孔
界面のＳｉノジュールが低減でき、接続孔の安定化、半
導体装置の信頼性向上が可能になる。
り、拡散層と第１の配線層及び第２の配線層との接続孔
界面のＳｉノジュールが低減でき、接続孔の安定化、半
導体装置の信頼性向上が可能になる。
【図１】本発明の一実施例を示す接続孔部の製造方法を
示す模式構造図である。
示す模式構造図である。
【図２】本発明の一実施例を示す接続孔部の製造方法を
示す模式構造図である。
示す模式構造図である。
【図３】従来の接続孔部の製造方法を示す模式構造図で
ある。
ある。
【図４】従来の接続孔部の製造方法を示す模式構造図で
ある。
ある。
１ ＬＯＣＯＳ酸化膜 ２ 多結晶シリコン層（第１の配線層） ３ イオン注入 ４ 不純物導入層 ５ 第１の絶縁膜 ６ ＳＯＧ膜（第２の絶縁膜） ７ 拡散層 ８ 熱拡散炉による熱処理 ９ ＲＴＡによる熱処理 １０ 接続孔部 １１ ＡＬ合金配線層（第２の配線層）
Claims (2)
- 【請求項１】半導体装置における配線とゲート電極、ま
たは半導体基板上との接続孔部形成に関するプロセスに
おいて、所望の半導体基板上に不純物を注入する工程、
上記半導体基板上に絶縁膜を所望の膜厚に形成する工
程、上記絶縁膜上に所望の接続孔を開口する工程、上記
接続孔部形成以降に熱処理プロセスを秒オーダーで制御
する技術（Ｒａｐｉｄ Ｔｈｅｍａｌ Ａｎｎｅａｌｉ
ｎｇ：以下ＲＴＡとする。）を用いた熱処理（窒素雰囲
気中）をすることにより拡散層の不純物を活性化させる
工程、上記ＲＴＡ処理後に所望の配線を形成する工程か
らなることを特徴とする半導体装置の製造方法。 - 【請求項２】半導体装置における配線と配線、ゲート電
極及び半導体基板上との接続孔部形成において、所望の
半導体基板上に不純物を注入する工程、上記半導体基板
上に絶縁膜を所望の膜厚に形成する工程、上記絶縁膜形
成後にＲＴＡ処理（窒素雰囲気中）を行う工程、上記絶
縁膜上に所望の接続孔を開口する工程、上記接続孔部形
成以降にＲＴＡ処理（窒素雰囲気中）をすることにより
拡散層の不純物を活性化させる工程、上記ＲＴＡ処理後
に所望の配線を形成する工程からなることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17412092A JPH0621241A (ja) | 1992-07-01 | 1992-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17412092A JPH0621241A (ja) | 1992-07-01 | 1992-07-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621241A true JPH0621241A (ja) | 1994-01-28 |
Family
ID=15972997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17412092A Pending JPH0621241A (ja) | 1992-07-01 | 1992-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621241A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0684635A2 (en) * | 1994-04-20 | 1995-11-29 | Texas Instruments Incorporated | High throughput optical curing process for semiconductor device manufacturing |
| KR20000027225A (ko) * | 1998-10-27 | 2000-05-15 | 김영환 | 반도체 장치의 콘택홀 형성방법 |
| US6651868B2 (en) | 2001-01-19 | 2003-11-25 | Kabushiki Kaisha Shinkawa | Workpiece retainer for a bonding apparatus |
-
1992
- 1992-07-01 JP JP17412092A patent/JPH0621241A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0684635A2 (en) * | 1994-04-20 | 1995-11-29 | Texas Instruments Incorporated | High throughput optical curing process for semiconductor device manufacturing |
| EP0684635A3 (en) * | 1994-04-20 | 1997-12-29 | Texas Instruments Incorporated | High throughput optical curing process for semiconductor device manufacturing |
| US5972803A (en) * | 1994-04-20 | 1999-10-26 | Texas Instruments Incorporated | High throughput optical curing process for semiconductor device manufacturing |
| KR20000027225A (ko) * | 1998-10-27 | 2000-05-15 | 김영환 | 반도체 장치의 콘택홀 형성방법 |
| US6651868B2 (en) | 2001-01-19 | 2003-11-25 | Kabushiki Kaisha Shinkawa | Workpiece retainer for a bonding apparatus |
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