JPH06208950A - 化合物半導体基板の作製方法 - Google Patents
化合物半導体基板の作製方法Info
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- JPH06208950A JPH06208950A JP305293A JP305293A JPH06208950A JP H06208950 A JPH06208950 A JP H06208950A JP 305293 A JP305293 A JP 305293A JP 305293 A JP305293 A JP 305293A JP H06208950 A JPH06208950 A JP H06208950A
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- compound semiconductor
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Abstract
(57)【要約】
【目的】 研磨膜厚を減少させると共に、平坦部分の研
磨によるダメージを減少させる。 【構成】 ＧａＡｓ／Ｓｉの表面を平坦化する方法にお
いて、ＧａＡｓ層１２に比べ研磨速度の遅いＳｉＯ2 層
１４をＧａＡｓ層１２上に形成した後に研磨を行なうこ
とで、平坦な半導体基板を得るために必要な研磨膜厚を
減少させると共に、凸部１３を平坦化する際に生じる平
坦部分の研磨によるダメージを減少させる。
磨によるダメージを減少させる。 【構成】 ＧａＡｓ／Ｓｉの表面を平坦化する方法にお
いて、ＧａＡｓ層１２に比べ研磨速度の遅いＳｉＯ2 層
１４をＧａＡｓ層１２上に形成した後に研磨を行なうこ
とで、平坦な半導体基板を得るために必要な研磨膜厚を
減少させると共に、凸部１３を平坦化する際に生じる平
坦部分の研磨によるダメージを減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＧａＡｓ／Ｓｉ
等に代表される化合物半導体基板の作製方法に関するも
のである。
等に代表される化合物半導体基板の作製方法に関するも
のである。
【０００２】
【従来の技術】一般に、Ｓｉ−ＬＳＩ，ＧａＡｓ半導体
デバイスは、インゴットと呼ばれるそれぞれの単結晶母
体から切出した半導体基板（ウエハーと称される）上に
形成されている。
デバイスは、インゴットと呼ばれるそれぞれの単結晶母
体から切出した半導体基板（ウエハーと称される）上に
形成されている。
【０００３】ここではＳｉ基板を例にとって、その作製
方法を示す。先づＳｉ単結晶からウエハーを形成する際
に、ダイシングによりＳｉ単結晶を薄く切出す。次
に、切出した面は荒いため、下記−１〜−３の工程
による研磨により平坦化が行われる。 −１比較的粒径の荒い研磨材で大まかに表面を平坦化
する。 −２エッチングを行い、上記粗い研磨によるＳｉ単結
晶のダメージ層を取除く。 −３微細な表面の凹凸を除くためメカノケミカルポリ
ッシュ法により、Ｓｉ表面にダメージを残さないように
して表面研磨を行っている。
方法を示す。先づＳｉ単結晶からウエハーを形成する際
に、ダイシングによりＳｉ単結晶を薄く切出す。次
に、切出した面は荒いため、下記−１〜−３の工程
による研磨により平坦化が行われる。 −１比較的粒径の荒い研磨材で大まかに表面を平坦化
する。 −２エッチングを行い、上記粗い研磨によるＳｉ単結
晶のダメージ層を取除く。 −３微細な表面の凹凸を除くためメカノケミカルポリ
ッシュ法により、Ｓｉ表面にダメージを残さないように
して表面研磨を行っている。
【０００４】これらの方法においては、−１の工程で
は、表面平坦化と共に、Ｓｉ表面にダメージを与えると
いう問題がある。従って−２、−３の工程が必須で
あった。
は、表面平坦化と共に、Ｓｉ表面にダメージを与えると
いう問題がある。従って−２、−３の工程が必須で
あった。
【０００５】また−１、−２の工程を省略し、直接
−３の工程を行う場合には、ダメージを与えない程度
のメカノポリシュ研磨であるため、研磨速度が遅く、元
々の荒いＳｉ表面から鏡面を得るには、その研磨に時間
が掛かるという問題がある。
−３の工程を行う場合には、ダメージを与えない程度
のメカノポリシュ研磨であるため、研磨速度が遅く、元
々の荒いＳｉ表面から鏡面を得るには、その研磨に時間
が掛かるという問題がある。
【０００６】他方、半導体基板の作製方法として、半導
体基板の上にエピタキシャルに半導体薄膜を形成し、上
記半導体基板に残留している欠陥の減少（バッファ層）
あるいは、所望の特性を有する半導体層を積層する方法
（高品質半絶縁層、あるいは絶縁用反転層の形成）も取
られている。
体基板の上にエピタキシャルに半導体薄膜を形成し、上
記半導体基板に残留している欠陥の減少（バッファ層）
あるいは、所望の特性を有する半導体層を積層する方法
（高品質半絶縁層、あるいは絶縁用反転層の形成）も取
られている。
【０００７】これらのエピタキシャル層は、一般的に
は、平坦性のよいものとなっているが、その結晶成長条
件は厳しいものがあり、結晶性を重視すると平坦性に欠
け、平坦性を重視すると結晶性に欠けると言う事も有っ
た。
は、平坦性のよいものとなっているが、その結晶成長条
件は厳しいものがあり、結晶性を重視すると平坦性に欠
け、平坦性を重視すると結晶性に欠けると言う事も有っ
た。
【０００８】そして、結晶性を重視した場合、液相エピ
タキシャル成長、気相エピタキシャル成長、分子線エピ
タキシャル成長等にはそれぞれ特有のハビットが形成さ
れる。これらのエピタキシャル層表面にデバイスを形成
する際には、フォトリソグラフィー等の工程の関係か
ら、これらハビット等による凹凸、換言すると表面の平
坦性は、大きな問題となる。
タキシャル成長、気相エピタキシャル成長、分子線エピ
タキシャル成長等にはそれぞれ特有のハビットが形成さ
れる。これらのエピタキシャル層表面にデバイスを形成
する際には、フォトリソグラフィー等の工程の関係か
ら、これらハビット等による凹凸、換言すると表面の平
坦性は、大きな問題となる。
【０００９】従来の研磨平坦化には、平坦化前の表面凹
凸と同程度以上の研磨が全体に必要であり、既に平坦化
している所も含めて研磨される。よって高品質結晶かつ
平坦を、エピタキシャル薄膜形成後の研磨工程で実現す
るためには、比較的厚膜のエピタキシャル層を形成する
必要があった。
凸と同程度以上の研磨が全体に必要であり、既に平坦化
している所も含めて研磨される。よって高品質結晶かつ
平坦を、エピタキシャル薄膜形成後の研磨工程で実現す
るためには、比較的厚膜のエピタキシャル層を形成する
必要があった。
【００１０】一方、この半導体基板上のIII −Ｖ半導体
エピタキシャル成長では、近年、III −Ｖ／Ｓｉが新し
い化合物半導体基板の作製方法として注目されている。
すなわち、機械的強度の強いＳｉ基板の上に、所望の化
合物半導体膜を形成することで、以下（１）〜（３）の
ような利点を有している。 （１）従来の引き上げ法では難しい大口径の化合物半導
体基板が作製出来る。 （２）化合物半導体基板に比較して、軽量な基板が作製
できる。 （３）Ｓｉは化合物半導体に比較して、熱伝導度が高
く、放熱作用が大きいという利点を有する基板を得るこ
とができる。
エピタキシャル成長では、近年、III −Ｖ／Ｓｉが新し
い化合物半導体基板の作製方法として注目されている。
すなわち、機械的強度の強いＳｉ基板の上に、所望の化
合物半導体膜を形成することで、以下（１）〜（３）の
ような利点を有している。 （１）従来の引き上げ法では難しい大口径の化合物半導
体基板が作製出来る。 （２）化合物半導体基板に比較して、軽量な基板が作製
できる。 （３）Ｓｉは化合物半導体に比較して、熱伝導度が高
く、放熱作用が大きいという利点を有する基板を得るこ
とができる。
【００１１】
【発明が解決しようとする課題】しかしながら、このII
I −Ｖ／Ｓｉの表面はヘテロエピタキシャル成長特有の
モホロジイを有し、表面に凹凸があることが知られてい
る。また、成長条件によっては、各種のピットあるいは
ヒロックが発生している。そして、これらの表面凹凸
は、その後、デバイス作製工程でいろいろな問題とな
る。
I −Ｖ／Ｓｉの表面はヘテロエピタキシャル成長特有の
モホロジイを有し、表面に凹凸があることが知られてい
る。また、成長条件によっては、各種のピットあるいは
ヒロックが発生している。そして、これらの表面凹凸
は、その後、デバイス作製工程でいろいろな問題とな
る。
【００１２】また、一方、III −Ｖ／ＳｉはIII −Ｖと
Ｓｉの熱膨張係数の違いから、III−Ｖ膜を厚く積層す
ると、クラックが入るため、厚くできないという問題が
ある。一般には、ＧａＡｓ／Ｓｉで約４μｍ、ＩｎＰ／
Ｓｉで数１０μｍが厚膜化の限界と考えられている。
Ｓｉの熱膨張係数の違いから、III−Ｖ膜を厚く積層す
ると、クラックが入るため、厚くできないという問題が
ある。一般には、ＧａＡｓ／Ｓｉで約４μｍ、ＩｎＰ／
Ｓｉで数１０μｍが厚膜化の限界と考えられている。
【００１３】よって、表面凹凸を平坦化するに、先に示
した研磨方法があるが、この従来の研磨方法では、平坦
化するに、平坦部も研磨されるため、研磨すべき層が充
分厚い必要があり、III −Ｖ／Ｓｉの表面平坦化には難
しいという問題がある。
した研磨方法があるが、この従来の研磨方法では、平坦
化するに、平坦部も研磨されるため、研磨すべき層が充
分厚い必要があり、III −Ｖ／Ｓｉの表面平坦化には難
しいという問題がある。
【００１４】
【課題を解決するための手段】前記課題を解決する本発
明に係る化合物半導体基板の作製方法は、基板上に化合
物半導体をヘテロエピタキシャル成長した複合化合物半
導体基板を研磨し、表面を平坦化する化合物半導体基板
の作製方法において、該複合化合物半導体に比べ研磨速
度の遅い物質からなる膜を該複合半導体基板上に形成
し、その後研磨を行うことを特徴とする。
明に係る化合物半導体基板の作製方法は、基板上に化合
物半導体をヘテロエピタキシャル成長した複合化合物半
導体基板を研磨し、表面を平坦化する化合物半導体基板
の作製方法において、該複合化合物半導体に比べ研磨速
度の遅い物質からなる膜を該複合半導体基板上に形成
し、その後研磨を行うことを特徴とする。
【００１５】
【実施例】以下、本発明の好適な実施例を説明する。
【００１６】（実施例１）実施例の１として、Ｓｉ基板
上にＧａＡｓをヘテロエピタキシャル成長したＧａＡｓ
／Ｓｉを例にとって説明する。図１はＧａＡｓ／Ｓｉヘ
テロエピタキシャル基板の断面図である。同図中、１１
はＳｉ基板，１２はＧａＡｓ層を各々図示する。上記Ｇ
ａＡｓ層１２の膜厚は約４μｍとした。ここで、ＧａＡ
ｓ層１２の表面は平坦ではなくヘテロエピタキシャル特
有の表面モホロジを有している。また、ごく僅かではあ
るが、Ｓｉ表面の何等かの欠陥を種として、積層欠陥等
を含みながら成長する異常成長等によるヒロックが存在
することがある。ここでは、このヒロックである凸部１
３の高さ（ｈ）は約１μｍであった。
上にＧａＡｓをヘテロエピタキシャル成長したＧａＡｓ
／Ｓｉを例にとって説明する。図１はＧａＡｓ／Ｓｉヘ
テロエピタキシャル基板の断面図である。同図中、１１
はＳｉ基板，１２はＧａＡｓ層を各々図示する。上記Ｇ
ａＡｓ層１２の膜厚は約４μｍとした。ここで、ＧａＡ
ｓ層１２の表面は平坦ではなくヘテロエピタキシャル特
有の表面モホロジを有している。また、ごく僅かではあ
るが、Ｓｉ表面の何等かの欠陥を種として、積層欠陥等
を含みながら成長する異常成長等によるヒロックが存在
することがある。ここでは、このヒロックである凸部１
３の高さ（ｈ）は約１μｍであった。
【００１７】図２，図３を用いて本実施例の概要を説明
する。まず、Ｓｉ基板上のＧａＡｓ層１２の表面にＳｉ
Ｏ2 膜１４を約２μｍＣＶＤ法により積層した。この酸
化膜であるＳｉＯ2 膜１４はＧａＡｓ層１２に比較して
研磨速度は１／１０００と非常に遅い。
する。まず、Ｓｉ基板上のＧａＡｓ層１２の表面にＳｉ
Ｏ2 膜１４を約２μｍＣＶＤ法により積層した。この酸
化膜であるＳｉＯ2 膜１４はＧａＡｓ層１２に比較して
研磨速度は１／１０００と非常に遅い。
【００１８】この様に、研磨速度の遅い層であるＳｉＯ
2 層１４を積層した後に、研磨を開始した。この研磨に
ともない、まず表面のＳｉＯ2 層１４の研磨が進む。そ
の際、凸部１３の部分の方が平坦部より、速く研磨が進
むこととなる。そして、平坦部分において、ＳｉＯ2 層
１４が約５００Ａ残っている状態において研磨を停止し
た。
2 層１４を積層した後に、研磨を開始した。この研磨に
ともない、まず表面のＳｉＯ2 層１４の研磨が進む。そ
の際、凸部１３の部分の方が平坦部より、速く研磨が進
むこととなる。そして、平坦部分において、ＳｉＯ2 層
１４が約５００Ａ残っている状態において研磨を停止し
た。
【００１９】その後、基板を研磨装置から取り出し、洗
浄した後、ＨＦによりＳｉＯ2 膜１４を除去した。この
様にして出来上がった、ＧａＡｓ基板は、表面凹凸にし
て約３００Ａ以下となり、本工程を行う前に比較して表
面平坦性に格段の向上がみられた。平坦性が、残ったＳ
ｉＯ2 膜厚（０．０５μｍ＝５００Ａ）より小さくなっ
たのは、ＧａＡｓ基板の方が、ＳｉＯ2 より研磨速度が
速いため、ＧａＡｓ層１２の露出した部分が、ＳｉＯ2
がある部分より、オーバ研磨されたためと考えられる。
浄した後、ＨＦによりＳｉＯ2 膜１４を除去した。この
様にして出来上がった、ＧａＡｓ基板は、表面凹凸にし
て約３００Ａ以下となり、本工程を行う前に比較して表
面平坦性に格段の向上がみられた。平坦性が、残ったＳ
ｉＯ2 膜厚（０．０５μｍ＝５００Ａ）より小さくなっ
たのは、ＧａＡｓ基板の方が、ＳｉＯ2 より研磨速度が
速いため、ＧａＡｓ層１２の露出した部分が、ＳｉＯ2
がある部分より、オーバ研磨されたためと考えられる。
【００２０】一方、従来においてはこのピットを無くし
て、平坦な表面を得るため、通常メカノケミカル研磨を
行っている。このメカノケミカル研磨において凸部１３
は平坦部に比較して研磨速度が早いため、平坦化がなさ
れる。しかしながら、研磨により平坦部分も同時に研磨
される。通常の方法で、表面平坦性を０．１μｍ以下に
する方法を試みたが、その場合、平坦部において３μｍ
研磨する必要があった。
て、平坦な表面を得るため、通常メカノケミカル研磨を
行っている。このメカノケミカル研磨において凸部１３
は平坦部に比較して研磨速度が早いため、平坦化がなさ
れる。しかしながら、研磨により平坦部分も同時に研磨
される。通常の方法で、表面平坦性を０．１μｍ以下に
する方法を試みたが、その場合、平坦部において３μｍ
研磨する必要があった。
【００２１】以上のように、本実施例によれば、始めか
ら平坦であった部分の研磨量はゼロであり、かつ研磨に
よる損傷がまったく無かった。このことは、従来の方法
では得られない結果である。
ら平坦であった部分の研磨量はゼロであり、かつ研磨に
よる損傷がまったく無かった。このことは、従来の方法
では得られない結果である。
【００２２】（実施例２）本実施例ではＩｎＰ／Ｓｉに
適用した例を図４〜図６を用いて説明する。図４はＩｎ
Ｐ／Ｓｉヘテロエピタキシャル基板の断面図である。同
図中、１１はＳｉ基板、１５はＩｎＰ層を各々図示す
る。このＩｎＰ層１５の高品質化には、厚膜化が必要で
あり、この際特有のピットである凸部１６が出ることが
ある。
適用した例を図４〜図６を用いて説明する。図４はＩｎ
Ｐ／Ｓｉヘテロエピタキシャル基板の断面図である。同
図中、１１はＳｉ基板、１５はＩｎＰ層を各々図示す
る。このＩｎＰ層１５の高品質化には、厚膜化が必要で
あり、この際特有のピットである凸部１６が出ることが
ある。
【００２３】また、ＩｎＰ／Ｓｉにおいては、ＩｎＰと
Ｓｉの熱膨張係数の違いから、ＩｎＰ膜厚が厚く（１０
〜２０μｍ）なると、ＩｎＰ半導体膜中にクラックが発
生する。そのため、ＩｎＰ／Ｓｉにおいては、ＩｎＰの
膜厚は、約２０μｍ以下に限定されてしまう。本実施例
においてはＩｎＰ層１５の膜層を１０μｍとした。
Ｓｉの熱膨張係数の違いから、ＩｎＰ膜厚が厚く（１０
〜２０μｍ）なると、ＩｎＰ半導体膜中にクラックが発
生する。そのため、ＩｎＰ／Ｓｉにおいては、ＩｎＰの
膜厚は、約２０μｍ以下に限定されてしまう。本実施例
においてはＩｎＰ層１５の膜層を１０μｍとした。
【００２４】このような、限定された膜厚において、特
有のピット（ピットの高さは３μｍ）を研磨により除去
し、平坦化することは、従来では不可能であった。
有のピット（ピットの高さは３μｍ）を研磨により除去
し、平坦化することは、従来では不可能であった。
【００２５】本実施例では、積層するＳｉＯ2 層１４の
膜厚を１０００Ａと、凸部（１μｍ＝１００００Ａ）に
比較して、薄くした。他はほぼ実施例１と同じように操
作した。
膜厚を１０００Ａと、凸部（１μｍ＝１００００Ａ）に
比較して、薄くした。他はほぼ実施例１と同じように操
作した。
【００２６】研磨の工程で、前述した実施例１では、図
２に示すようにＳｉＯ2 層１４で凸部１３を含めて完全
に平坦化させてから、III −Ｖの凸部１３を研磨してい
ったが、本実施例では、III −Ｖの凸部を覆ったＳｉＯ
2 層を研磨し、III −Ｖの凸部１６を露出しつつ、研磨
を進めた。そしてこの研磨をＳｉＯ2 層１４の膜厚が５
００Ａとなったところで停止した（図６）。この結果、
ＩｎＰ層１５の膜厚は１０μｍのまま保たれ、結晶品質
には影響なく、異常ピットである凸部１６を除去するこ
とができた。
２に示すようにＳｉＯ2 層１４で凸部１３を含めて完全
に平坦化させてから、III −Ｖの凸部１３を研磨してい
ったが、本実施例では、III −Ｖの凸部を覆ったＳｉＯ
2 層を研磨し、III −Ｖの凸部１６を露出しつつ、研磨
を進めた。そしてこの研磨をＳｉＯ2 層１４の膜厚が５
００Ａとなったところで停止した（図６）。この結果、
ＩｎＰ層１５の膜厚は１０μｍのまま保たれ、結晶品質
には影響なく、異常ピットである凸部１６を除去するこ
とができた。
【００２７】本方法を適用することで、特有のピットを
１０００Ａまで減少させることができた。他の部分には
研磨による損傷は認められなかった。
１０００Ａまで減少させることができた。他の部分には
研磨による損傷は認められなかった。
【００２８】実施例２の場合、実施例１に比較して、付
着する研磨速度の遅いＳｉＯ2 膜が薄くできるため、
（１）研磨時間が短縮できる、（２）ＳｉＯ2 膜の応力
が小さくて済み、ＳｉＯ2 膜からIII −Ｖへの応力が小
さく、結晶性の劣化が軽減される等の特徴があった。
着する研磨速度の遅いＳｉＯ2 膜が薄くできるため、
（１）研磨時間が短縮できる、（２）ＳｉＯ2 膜の応力
が小さくて済み、ＳｉＯ2 膜からIII −Ｖへの応力が小
さく、結晶性の劣化が軽減される等の特徴があった。
【００２９】一方、従来の方法においては、特有のピッ
トである凸部１６を除去するためには、特有のピットの
ない比較的平坦なところも自動的に研磨されてしまう。
本実施例で用いた、ＩｎＰ／Ｓｉにおいては、特有のピ
ット凸部１６の高さ（ｈ）が、約３μｍあるがこの表面
を、０．１μｍ以下に平坦化を図ろうとすると、平坦部
分においても約９μｍ研磨する必要があった。研磨する
前の平坦部分の膜厚は約１０μｍであり、平坦後の膜厚
は１μｍ程度となる。またＩｎＰ／Ｓｉにおいては、Ｉ
ｎＰの結晶性の高品質化に厚膜化が必要であり、残され
た１μｍのＩｎＰ膜では十分な結晶性を得ることはでき
なかった。
トである凸部１６を除去するためには、特有のピットの
ない比較的平坦なところも自動的に研磨されてしまう。
本実施例で用いた、ＩｎＰ／Ｓｉにおいては、特有のピ
ット凸部１６の高さ（ｈ）が、約３μｍあるがこの表面
を、０．１μｍ以下に平坦化を図ろうとすると、平坦部
分においても約９μｍ研磨する必要があった。研磨する
前の平坦部分の膜厚は約１０μｍであり、平坦後の膜厚
は１μｍ程度となる。またＩｎＰ／Ｓｉにおいては、Ｉ
ｎＰの結晶性の高品質化に厚膜化が必要であり、残され
た１μｍのＩｎＰ膜では十分な結晶性を得ることはでき
なかった。
【００３０】研磨速度の遅い物質として、本実施例にお
いては、ＳｉＯ2 の例を示したが、ＳｉＮｘにおいても
同様の効果を示した。これらの物質が有効な主な化合物
半導体基板としては、ＧａＡｓ、ＩｎＰ、ＧａＡｓ等の
III −Ｖ化合物半導体単結晶、またＺｎＳｅ、ＺｎＳ等
のII−VI族化合物半導体結晶にも有効であった。
いては、ＳｉＯ2 の例を示したが、ＳｉＮｘにおいても
同様の効果を示した。これらの物質が有効な主な化合物
半導体基板としては、ＧａＡｓ、ＩｎＰ、ＧａＡｓ等の
III −Ｖ化合物半導体単結晶、またＺｎＳｅ、ＺｎＳ等
のII−VI族化合物半導体結晶にも有効であった。
【００３１】
【発明の効果】以上述べたように、本発明によれば、凹
凸のある半導体基板を平坦化する際に、平坦な半導体基
板を得る為に必要な研磨膜厚を減少させることができ
る。また、突出した部分を平坦化する際に生じる他の平
坦部分のダメージ（研磨）を減少させることが可能とな
る。
凸のある半導体基板を平坦化する際に、平坦な半導体基
板を得る為に必要な研磨膜厚を減少させることができ
る。また、突出した部分を平坦化する際に生じる他の平
坦部分のダメージ（研磨）を減少させることが可能とな
る。
【図面の簡単な説明】
【図１】ＧａＡｓ／Ｓｉヘテロエピタキシャル基板の断
面図。
面図。
【図２】研磨速度の遅いＳｉＯ2 膜をＣＶＤ法で付着さ
せた状態図。
せた状態図。
【図３】研磨後の断面図。
【図４】ＩｎＰ／Ｓｉヘテロエピタキシャル基板の断面
図。
図。
【図５】研磨速度の遅いＳｉＯ2 膜をＣＶＤ法で付着さ
せた状態図。
せた状態図。
【図６】研磨後の断面図。
１１ Ｓｉ基板 １２ ＧａＡｓ層 １３，１６ 凸部 １４ ＳｉＯ2 層 １５ ＩｎＰ層
フロントページの続き (72)発明者 須郷 満 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 佐々木 徹 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 小林 二三彦 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (2)
- 【請求項１】 基板上に化合物半導体をヘテロエピタキ
シャル成長した複合化合物半導体基板を研磨し、表面を
平坦化する化合物半導体基板の作製方法において、該複
合化合物半導体に比べ研磨速度の遅い物質からなる膜を
該複合半導体基板上に形成し、その後研磨を行うことを
特徴とする化合物半導体基板の作製方法。 - 【請求項２】 請求項１において、上記研磨速度の遅い
物質からなる膜の膜厚が、該化合物半導体基板表面凹凸
より薄いことを特徴とする化合物半導体基板の作製方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP305293A JPH06208950A (ja) | 1993-01-12 | 1993-01-12 | 化合物半導体基板の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP305293A JPH06208950A (ja) | 1993-01-12 | 1993-01-12 | 化合物半導体基板の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208950A true JPH06208950A (ja) | 1994-07-26 |
Family
ID=11546555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP305293A Pending JPH06208950A (ja) | 1993-01-12 | 1993-01-12 | 化合物半導体基板の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06208950A (ja) |
-
1993
- 1993-01-12 JP JP305293A patent/JPH06208950A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010731 |