JPH06205462A - フレーム受信装置 - Google Patents
フレーム受信装置Info
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- JPH06205462A JPH06205462A JP5001482A JP148293A JPH06205462A JP H06205462 A JPH06205462 A JP H06205462A JP 5001482 A JP5001482 A JP 5001482A JP 148293 A JP148293 A JP 148293A JP H06205462 A JPH06205462 A JP H06205462A
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Abstract
(57)【要約】
【目的】受信データを格納した受信メモリからの読出処
理量を低減し、ＣＰＵ処理の負担を軽減する。 【構成】受信メモリ３３に格納した受信データを通信フ
レーム単位で管理するフレームコントロール部３６と、
受信メモリ３３に格納した複数の通信フレームのそれぞ
れの受信データの最終アドレスをフレームアドレスとし
て格納するフレームアドレスバッファ３５とを備える。
ＣＰＵ２が受信メモリ３３に格納した複数の通信フレー
ムのそれぞれの受信データを区別できるので、受信メモ
リ３３に空エリアがあれば受信開始できる。
理量を低減し、ＣＰＵ処理の負担を軽減する。 【構成】受信メモリ３３に格納した受信データを通信フ
レーム単位で管理するフレームコントロール部３６と、
受信メモリ３３に格納した複数の通信フレームのそれぞ
れの受信データの最終アドレスをフレームアドレスとし
て格納するフレームアドレスバッファ３５とを備える。
ＣＰＵ２が受信メモリ３３に格納した複数の通信フレー
ムのそれぞれの受信データを区別できるので、受信メモ
リ３３に空エリアがあれば受信開始できる。
Description
【０００１】
【産業上の利用分野】本発明はフレーム受信装置に関
し、特に家庭内のホームオートメーションやオーデオビ
ジュアル機器間等のデータ伝送に用いるデータ通信シス
テムの受信制御装置におけるフレーム受信装置に関す
る。
し、特に家庭内のホームオートメーションやオーデオビ
ジュアル機器間等のデータ伝送に用いるデータ通信シス
テムの受信制御装置におけるフレーム受信装置に関す
る。
【０００２】
【従来の技術】ホームオートメーションの実現のため
に、共有伝送路であるバスを用いた各種データ通信シス
テムが提案され規格化されている。例えば、国際電気標
準会議（ＩＥＣ）にて標準化された家庭内のオーディオ
ビジュアル（ＡＶ）機器間のデータ伝送に用いる制御用
バスであるＤ２Ｂや、日本電子機械工業会と電波技術協
会とで規格化されたホームバスシステム（ＨＢＳ）があ
る。これらのデータ通信システムは、アドレス、制御コ
ード、可変長データを一括したパケットから成る通信フ
レームによりデータを伝送する。
に、共有伝送路であるバスを用いた各種データ通信シス
テムが提案され規格化されている。例えば、国際電気標
準会議（ＩＥＣ）にて標準化された家庭内のオーディオ
ビジュアル（ＡＶ）機器間のデータ伝送に用いる制御用
バスであるＤ２Ｂや、日本電子機械工業会と電波技術協
会とで規格化されたホームバスシステム（ＨＢＳ）があ
る。これらのデータ通信システムは、アドレス、制御コ
ード、可変長データを一括したパケットから成る通信フ
レームによりデータを伝送する。
【０００３】従来のフレーム受信装置の説明の前に、家
庭内データ通信システムの例として上記Ｄ２Ｂシステム
について説明する。
庭内データ通信システムの例として上記Ｄ２Ｂシステム
について説明する。
【０００４】図３は、Ｄ２Ｂシステムの通信フレームの
フオーマットを示す図である。図５において、通信フレ
ームＦＦはフレームの開始を表すスタートビットＳと、
通信モードを指定するモードビットＭと、送信制御装置
のアドレスを示すマスタアドレスフイールドＦＭと、受
信制御装置のアドレスを示すスレーブアドレスフイール
ドＦＳと、通信データの種類および転送方向を示すコン
トロールフイールドＦＣと、通信データを搭載するデー
タフイールドＦＤとから成る。
フオーマットを示す図である。図５において、通信フレ
ームＦＦはフレームの開始を表すスタートビットＳと、
通信モードを指定するモードビットＭと、送信制御装置
のアドレスを示すマスタアドレスフイールドＦＭと、受
信制御装置のアドレスを示すスレーブアドレスフイール
ドＦＳと、通信データの種類および転送方向を示すコン
トロールフイールドＦＣと、通信データを搭載するデー
タフイールドＦＤとから成る。
【０００５】データフイールドＦＤに搭載できる通信デ
ータ数は通信モードにより最大値が決められる。例え
ば、モードビットＭにて通信モード２が選択された場合
には、データフイールドＦＤには１２８バイトまでの通
信データを搭載できる。また、スレーブアドレスフイー
ルドＦＳ、コントロールフイールドＦＣ、データフイー
ルドＦＤにはそれぞれアクノリッジビットが付加され、
受信制御装置が正常にデータを受信した場合には、これ
らのアクノリッジビットが送信制御装置に対して返送さ
れる。
ータ数は通信モードにより最大値が決められる。例え
ば、モードビットＭにて通信モード２が選択された場合
には、データフイールドＦＤには１２８バイトまでの通
信データを搭載できる。また、スレーブアドレスフイー
ルドＦＳ、コントロールフイールドＦＣ、データフイー
ルドＦＤにはそれぞれアクノリッジビットが付加され、
受信制御装置が正常にデータを受信した場合には、これ
らのアクノリッジビットが送信制御装置に対して返送さ
れる。
【０００６】従来のフレーム受信装置１は、図２に示す
ように、ＣＰＵ２とともにＤ２Ｂシステムの通信データ
の受信制御を行なう受信制御装置を構成する。フレーム
受信装置１は通信データを受信し格納する。ＣＰＵ２は
フレーム受信装置１に格納した受信データを読出し所定
の処理を行なう。
ように、ＣＰＵ２とともにＤ２Ｂシステムの通信データ
の受信制御を行なう受信制御装置を構成する。フレーム
受信装置１は通信データを受信し格納する。ＣＰＵ２は
フレーム受信装置１に格納した受信データを読出し所定
の処理を行なう。
【０００７】図２において、従来のフレーム受信装置１
は、バスから入力された通信フレームＦＦを論理信号に
変換・復調して受信信号ＲＦを出力する受信部１１と、
受信信号ＲＦをデータリンク層のプロトコルに基ずき処
理を行なうデータリンクコントローラ（以下ＤＬＣ）１
２と、受信信号ＲＦ内の受信データＲＤ（データフイー
ルドＦＤの内容）を格納する先入先出（以下ＦＩＦＯ）
メモリ１３と、ＦＩＦＯメモリ１３の状態を示すメモリ
ステータス部１４と、ＤＬＣ１２から出力される受信状
態のステータスを格納する受信ステータス部１５とを備
えて構成されていた。
は、バスから入力された通信フレームＦＦを論理信号に
変換・復調して受信信号ＲＦを出力する受信部１１と、
受信信号ＲＦをデータリンク層のプロトコルに基ずき処
理を行なうデータリンクコントローラ（以下ＤＬＣ）１
２と、受信信号ＲＦ内の受信データＲＤ（データフイー
ルドＦＤの内容）を格納する先入先出（以下ＦＩＦＯ）
メモリ１３と、ＦＩＦＯメモリ１３の状態を示すメモリ
ステータス部１４と、ＤＬＣ１２から出力される受信状
態のステータスを格納する受信ステータス部１５とを備
えて構成されていた。
【０００８】メモリステータス部１４は、ＤＬＣ１２に
対しそれぞれＦＩＦＯメモリ１３が空（格納データが無
い）か格納データで満杯かを示す状態信号ＲＥＰ／ＲＦ
Ｌを出力する。またＣＰＵ２に対し、ステータス信号Ｒ
ＥＰを出力する。
対しそれぞれＦＩＦＯメモリ１３が空（格納データが無
い）か格納データで満杯かを示す状態信号ＲＥＰ／ＲＦ
Ｌを出力する。またＣＰＵ２に対し、ステータス信号Ｒ
ＥＰを出力する。
【０００９】次に、従来のフレーム受信装置の動作につ
いて説明する。
いて説明する。
【００１０】まず初期状態では、ＦＩＦＯメモリ１３は
空であるため、ステータス信号ＲＥＰは’１’となり、
ＤＬＣ１２とＣＰＵ２に対しそれぞれ供給される。次
に、バスに通信フレームＦＦが送出されると、ＤＬＣ１
２は受信部１１を介してこの通信フレームＦＦをモニタ
する。この通信フレームＦＦが自局宛であることを確認
すると、信号ＲＥＰによりＦＩＦＯメモリ１３が空であ
ることを確認する。この確認結果、信号ＲＥＰが’１’
すなわち空である場合には、送信局に対してアクノリッ
ジ信号を返送し、通信フレームＦＦの受信を開始する。
信号ＲＦＬのモニタによりＦＩＦＯメモリが満杯になら
ない範囲で受信データＲＤをＦＩＦＯメモリ１３に格納
する。上記確認結果、信号ＲＥＰが’０’すなわち空で
ない場合には、通信フレームＦＦの受信を拒否し、送信
局に対してアクノリッジ信号を返送せずに受信動作を終
了する。この理由は、ＦＩＦＯメモリ１３に以前の受信
データが残っていると、新たに受信する今回の受信デー
タとの区別がつかなくなるためである。この例では、信
号ＲＥＰが’１’であるので、ＤＬＣ１２は通信フレー
ムＦＦの受信を開始し、受信データＲＤをＦＩＦＯメモ
リ１３に格納する。受信が終了すると受信終了を示すコ
ードを受信ステータス部１５に設定し、ＣＰＵ２に割込
を要求する。
空であるため、ステータス信号ＲＥＰは’１’となり、
ＤＬＣ１２とＣＰＵ２に対しそれぞれ供給される。次
に、バスに通信フレームＦＦが送出されると、ＤＬＣ１
２は受信部１１を介してこの通信フレームＦＦをモニタ
する。この通信フレームＦＦが自局宛であることを確認
すると、信号ＲＥＰによりＦＩＦＯメモリ１３が空であ
ることを確認する。この確認結果、信号ＲＥＰが’１’
すなわち空である場合には、送信局に対してアクノリッ
ジ信号を返送し、通信フレームＦＦの受信を開始する。
信号ＲＦＬのモニタによりＦＩＦＯメモリが満杯になら
ない範囲で受信データＲＤをＦＩＦＯメモリ１３に格納
する。上記確認結果、信号ＲＥＰが’０’すなわち空で
ない場合には、通信フレームＦＦの受信を拒否し、送信
局に対してアクノリッジ信号を返送せずに受信動作を終
了する。この理由は、ＦＩＦＯメモリ１３に以前の受信
データが残っていると、新たに受信する今回の受信デー
タとの区別がつかなくなるためである。この例では、信
号ＲＥＰが’１’であるので、ＤＬＣ１２は通信フレー
ムＦＦの受信を開始し、受信データＲＤをＦＩＦＯメモ
リ１３に格納する。受信が終了すると受信終了を示すコ
ードを受信ステータス部１５に設定し、ＣＰＵ２に割込
を要求する。
【００１１】ＣＰＵ２は、この割込要求に対し、受信ス
テータス部１５を読出し受信終了を知る。次に、信号Ｒ
ＥＰをモニタしながらＦＩＦＯメモリ１３から空になる
（クリアする）まで受信データＲＤを読出すことによ
り、受信した通信フレームＦＦ内の受信データＲＤを全
部取出すことができる。
テータス部１５を読出し受信終了を知る。次に、信号Ｒ
ＥＰをモニタしながらＦＩＦＯメモリ１３から空になる
（クリアする）まで受信データＲＤを読出すことによ
り、受信した通信フレームＦＦ内の受信データＲＤを全
部取出すことができる。
【００１２】また、通信フレームＦＦの受信が途中で終
了したためＣＰＵ２による受信データの読出が不要とな
った場合には、ＣＰＵ２はＦＩＦＯメモリ１３を制御し
てクリアする。
了したためＣＰＵ２による受信データの読出が不要とな
った場合には、ＣＰＵ２はＦＩＦＯメモリ１３を制御し
てクリアする。
【００１３】上述のＤ２Ｂシステムにおけるモード２の
場合では、１２８バイトのデータの受信終了後、次の通
信フレームの受信開始までの時間は最短約２．２ｍＳで
ある。したがって、ＣＰＵ２はＦＩＦＯメモリ１３をク
リアするために、２．２ｍＳ以内に１２８バイトのデー
タ読出処理を実行する必要があった。
場合では、１２８バイトのデータの受信終了後、次の通
信フレームの受信開始までの時間は最短約２．２ｍＳで
ある。したがって、ＣＰＵ２はＦＩＦＯメモリ１３をク
リアするために、２．２ｍＳ以内に１２８バイトのデー
タ読出処理を実行する必要があった。
【００１４】
【発明が解決しようとする課題】上述した従来のフレー
ム受信装置は、ＦＩＦＯメモリをクリアしないと次の通
信フレームの受信開始ができないため、ＣＰＵは短時間
にＦＩＦＯメモリをクリアするための読出処理を実行す
る必要があり、上記ＣＰＵの処理に大きな負担となると
いう欠点があった。
ム受信装置は、ＦＩＦＯメモリをクリアしないと次の通
信フレームの受信開始ができないため、ＣＰＵは短時間
にＦＩＦＯメモリをクリアするための読出処理を実行す
る必要があり、上記ＣＰＵの処理に大きな負担となると
いう欠点があった。
【００１５】
【課題を解決するための手段】本発明のフレーム受信装
置は、アドレスと制御コードと複数の通信データとを一
括したパケットから成る通信フレームによりデータを伝
送するデータ通信システムの受信制御装置を構成する中
央処理装置に前記複数の通信データを供給するための、
前記通信フレームを受信し論理信号に変換・復調し受信
信号を出力する受信部と、前記受信信号をデータリンク
層のプロトコルに基ずき処理を行なうデータリンクコン
トローラと、前記データリンクコントローラの制御によ
り前記受信信号内の前記複数の通信データを格納する受
信データ記憶手段とを備えるフレーム受信装置におい
て、前記受信データ記憶手段が第一および第二の前記通
信フレームのそれぞれの前記複数の通信データである第
一および第二の通信データをそれぞれ格納する第一およ
び第二の記憶領域を有する記憶手段と前記第一および第
二の記憶領域の書込および読出アドレスをそれぞれ指定
する書込アドレス指定手段および読出アドレス指定手段
とを備え、前記第一および第二の記憶領域の全部が格納
データで満杯か否である非満杯かを表示するメモリステ
ータス表示信号を前記データリンクコントローラに供給
するメモリステータス表示手段と、前記中央処理装置に
より制御され前記受信データ記憶手段に格納した前記第
一および第二の通信データを前記第一および第二の記憶
領域毎に管理するフレームコントロール手段と、前記第
一および第二の通信データのそれぞれの最終アドレスを
第一および第二のフレームアドレスとして格納するフレ
ームアドレス記憶手段とを備え、前記データリンクコン
トローラが前記メモリステータス表示信号の前記非満杯
の表示により前記通信フレームの受信開始の制御をする
ことを特徴とするものである。
置は、アドレスと制御コードと複数の通信データとを一
括したパケットから成る通信フレームによりデータを伝
送するデータ通信システムの受信制御装置を構成する中
央処理装置に前記複数の通信データを供給するための、
前記通信フレームを受信し論理信号に変換・復調し受信
信号を出力する受信部と、前記受信信号をデータリンク
層のプロトコルに基ずき処理を行なうデータリンクコン
トローラと、前記データリンクコントローラの制御によ
り前記受信信号内の前記複数の通信データを格納する受
信データ記憶手段とを備えるフレーム受信装置におい
て、前記受信データ記憶手段が第一および第二の前記通
信フレームのそれぞれの前記複数の通信データである第
一および第二の通信データをそれぞれ格納する第一およ
び第二の記憶領域を有する記憶手段と前記第一および第
二の記憶領域の書込および読出アドレスをそれぞれ指定
する書込アドレス指定手段および読出アドレス指定手段
とを備え、前記第一および第二の記憶領域の全部が格納
データで満杯か否である非満杯かを表示するメモリステ
ータス表示信号を前記データリンクコントローラに供給
するメモリステータス表示手段と、前記中央処理装置に
より制御され前記受信データ記憶手段に格納した前記第
一および第二の通信データを前記第一および第二の記憶
領域毎に管理するフレームコントロール手段と、前記第
一および第二の通信データのそれぞれの最終アドレスを
第一および第二のフレームアドレスとして格納するフレ
ームアドレス記憶手段とを備え、前記データリンクコン
トローラが前記メモリステータス表示信号の前記非満杯
の表示により前記通信フレームの受信開始の制御をする
ことを特徴とするものである。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明のフレーム受信装置の一実施
例を示すブロック図である。
例を示すブロック図である。
【００１８】本実施例のフレーム受信装置３は、図１に
示すように、従来と同様の受信部１１と、データリンク
コントローラ（以下ＤＬＣ）１２と、受信ステータス部
１５とに加えて、ＦＩＦＯメモリ１３の代りに受信デー
タを格納する受信メモリ３３と、受信メモリ３３の書込
アドレスを指定する書込アドレス部３１と、受信メモリ
３３の読出アドレスを指定する読出アドレス部３２と、
受信メモリ３３の状態を示すメモリステータス部３４
と、受信メモリ３３に格納した各通信フレームの複数の
受信データの最終アドレスを格納するフレームアドレス
バッファ３５と、受信メモリ３３に格納した受信データ
を通信フレーム単位で管理するフレームコントロール部
３６とを備える。
示すように、従来と同様の受信部１１と、データリンク
コントローラ（以下ＤＬＣ）１２と、受信ステータス部
１５とに加えて、ＦＩＦＯメモリ１３の代りに受信デー
タを格納する受信メモリ３３と、受信メモリ３３の書込
アドレスを指定する書込アドレス部３１と、受信メモリ
３３の読出アドレスを指定する読出アドレス部３２と、
受信メモリ３３の状態を示すメモリステータス部３４
と、受信メモリ３３に格納した各通信フレームの複数の
受信データの最終アドレスを格納するフレームアドレス
バッファ３５と、受信メモリ３３に格納した受信データ
を通信フレーム単位で管理するフレームコントロール部
３６とを備える。
【００１９】受信メモリ３３は、従来のＦＩＦＯメモリ
１３と同様に通信フレームＦＦのデータフイールドＤＦ
の受信データＤＲを格納するデュアルポートＲＡＭであ
り、本実施例では１２８バイトとする。
１３と同様に通信フレームＦＦのデータフイールドＤＦ
の受信データＤＲを格納するデュアルポートＲＡＭであ
り、本実施例では１２８バイトとする。
【００２０】書込アドレス部３１は、受信データＤＲの
書込時における受信メモリ３３のアドレスを指定する８
ビットのカウンタであり、受信データＤＲの書込毎に次
の受信データの書込に備えて１つカウントアップする。
上記カウンタの出力をＭＳＢ側から順に、書込アドレス
ＷＡ７〜ＷＡ０とする。下位７ビットすなわちＷＡ６〜
ＷＡ０は受信メモリ３３に実アドレスとして入力され
る。ＭＳＢすなわちＷＡ７は、受信メモリ３３をリング
バッファとして用いる場合の制御用ビットとして使用す
る。また、書込アドレスＷＡ７〜ＷＡ０は、メモリステ
ータス部３４およびフレームアドレスバッファ３５に供
給される。
書込時における受信メモリ３３のアドレスを指定する８
ビットのカウンタであり、受信データＤＲの書込毎に次
の受信データの書込に備えて１つカウントアップする。
上記カウンタの出力をＭＳＢ側から順に、書込アドレス
ＷＡ７〜ＷＡ０とする。下位７ビットすなわちＷＡ６〜
ＷＡ０は受信メモリ３３に実アドレスとして入力され
る。ＭＳＢすなわちＷＡ７は、受信メモリ３３をリング
バッファとして用いる場合の制御用ビットとして使用す
る。また、書込アドレスＷＡ７〜ＷＡ０は、メモリステ
ータス部３４およびフレームアドレスバッファ３５に供
給される。
【００２１】読出アドレス部３２は、受信データＤＲの
読出時における受信メモリ３３のアドレスを指定する８
ビットのカウンタであり、受信データＤＲの読出毎に次
の受信データの読出に備えて１つカウントアップする。
上記カウンタの出力をＭＳＢ側から順に、読出アドレス
ＲＡ７〜ＲＡ０とする。下位７ビットすなわちＲＡ６〜
ＲＡ０は受信メモリ３３に実アドレスとして入力され
る。ＭＳＢすなわちＲＡ７は、受信メモリ３３をリング
バッファとして用いる場合の制御用ビットとして使用す
る。また、読出アドレスＲＡ７〜ＲＡ０は、メモリステ
ータス部３４およびフレームアドレスバッファ３５に供
給される。
読出時における受信メモリ３３のアドレスを指定する８
ビットのカウンタであり、受信データＤＲの読出毎に次
の受信データの読出に備えて１つカウントアップする。
上記カウンタの出力をＭＳＢ側から順に、読出アドレス
ＲＡ７〜ＲＡ０とする。下位７ビットすなわちＲＡ６〜
ＲＡ０は受信メモリ３３に実アドレスとして入力され
る。ＭＳＢすなわちＲＡ７は、受信メモリ３３をリング
バッファとして用いる場合の制御用ビットとして使用す
る。また、読出アドレスＲＡ７〜ＲＡ０は、メモリステ
ータス部３４およびフレームアドレスバッファ３５に供
給される。
【００２２】フレームアドレスバッファ３５は、受信メ
モリ３３に格納した各通信フレームの受信データの最終
アドレスをフレームアドレスとして格納するＦＩＦＯ型
のバッファであり、ＭＳＢ側から順にフレームアドレス
ＦＡ７〜ＦＡ０の８ビットのデータをメモリステータス
部３４に供給する。フレームアドレスバッファ３５の書
込読出制御はフレームコントロール部３６で行なわれ
る。
モリ３３に格納した各通信フレームの受信データの最終
アドレスをフレームアドレスとして格納するＦＩＦＯ型
のバッファであり、ＭＳＢ側から順にフレームアドレス
ＦＡ７〜ＦＡ０の８ビットのデータをメモリステータス
部３４に供給する。フレームアドレスバッファ３５の書
込読出制御はフレームコントロール部３６で行なわれ
る。
【００２３】メモリステータス部３４は、書込アドレス
部３１と、読出アドレス部３２およびフレームアドレス
バッファ３５のデータの供給を受け受信メモリ３３の状
態を出力する。メモリステータス部３４の出力は、ＤＬ
Ｃ１２に供給するステータス信号ＲＦＬおよびＣＰＵ２
に供給するステータス信号ＦＥＮの２つである。
部３１と、読出アドレス部３２およびフレームアドレス
バッファ３５のデータの供給を受け受信メモリ３３の状
態を出力する。メモリステータス部３４の出力は、ＤＬ
Ｃ１２に供給するステータス信号ＲＦＬおよびＣＰＵ２
に供給するステータス信号ＦＥＮの２つである。
【００２４】ステータス信号ＲＦＬは受信メモリ３３が
満杯のとき’１’となる。このとき、書込アドレスＷＡ
６〜ＷＡ０と読出アドレスＲＡ６〜ＲＡ０とが一致し、
かつＷＡ７とＲＡ７とが不一致の状態である。また、ス
テータス信号ＦＥＮはＣＰＵ２が読出中の受信データの
読出終了時に’１’となる。このとき、フレームアドレ
スＦＡ７〜ＦＡ０と読出アドレスＲＡ７〜ＲＡ０とが一
致している。
満杯のとき’１’となる。このとき、書込アドレスＷＡ
６〜ＷＡ０と読出アドレスＲＡ６〜ＲＡ０とが一致し、
かつＷＡ７とＲＡ７とが不一致の状態である。また、ス
テータス信号ＦＥＮはＣＰＵ２が読出中の受信データの
読出終了時に’１’となる。このとき、フレームアドレ
スＦＡ７〜ＦＡ０と読出アドレスＲＡ７〜ＲＡ０とが一
致している。
【００２５】次に、本実施例の動作について説明する。
【００２６】表１は、ＤＬＣ１２とＣＰＵ２により、受
信メモリ３３のそれぞれ受信データＲＤの書込・読出を
実行した場合のステータスを示す。
信メモリ３３のそれぞれ受信データＲＤの書込・読出を
実行した場合のステータスを示す。
【００２７】
【表１】
【００２８】まず、初期状態であるステート０では、書
込アドレス部３１と、読出アドレス部３２およびフレー
ムアドレスバッファ３５がともに００ｈであるため、信
号ＲＦＬは’０’、信号ＦＥＮは’１’である。次に、
送信局の送信制御装置がバスに６０バイトの通信データ
ＤＲＡを含む１番目の通信フレームＦＦＡを送出する。
フレーム受信装置のＤＬＣ１２は、受信部１１を介して
この通信フレームＦＦＡをモニタする。この通信フレー
ムＦＦＡのスレーブアドレスフイールドＦＳにて自局宛
であることを確認すると、コントロールフイールドＦＣ
によりステータス信号ＲＦＬをチエックする。このチエ
ック結果、ステータス信号ＲＦＬが’０’、すなわち、
受信メモリ３３が満杯でない場合には、アクノリッジ信
号を送信制御装置に対し返送し、データフイールドＦＤ
の通信データＤＲＡの受信を開始する。通信データＤＲ
Ａを１バイト受信する毎にステータス信号ＲＦＬをモニ
タし、このステータス信号ＲＦＬが’１’でなければ受
信メモリ３３にこの通信データＤＲＡを書込む。ステー
タス信号ＲＦＬが’１’、すなわち、受信メモリ３３が
満杯の場合には、通信フレームＦＦの受信を拒否し、ア
クノリッジ信号を送信制御装置に対し返送せずに受信動
作を終了する。本実施例では、受信メモリ３３の１２８
バイトがすべて空いており、したがって、ステータス信
号ＲＦＬが’０’であるので、ＤＬＣ１２は、６０バイ
トの通信データＤＲＡの全部を受信メモリに書込み正常
に受信を終了する。このとき、書込アドレス部３１より
書込アドレス６０ｈが出力される（ステート１）。
込アドレス部３１と、読出アドレス部３２およびフレー
ムアドレスバッファ３５がともに００ｈであるため、信
号ＲＦＬは’０’、信号ＦＥＮは’１’である。次に、
送信局の送信制御装置がバスに６０バイトの通信データ
ＤＲＡを含む１番目の通信フレームＦＦＡを送出する。
フレーム受信装置のＤＬＣ１２は、受信部１１を介して
この通信フレームＦＦＡをモニタする。この通信フレー
ムＦＦＡのスレーブアドレスフイールドＦＳにて自局宛
であることを確認すると、コントロールフイールドＦＣ
によりステータス信号ＲＦＬをチエックする。このチエ
ック結果、ステータス信号ＲＦＬが’０’、すなわち、
受信メモリ３３が満杯でない場合には、アクノリッジ信
号を送信制御装置に対し返送し、データフイールドＦＤ
の通信データＤＲＡの受信を開始する。通信データＤＲ
Ａを１バイト受信する毎にステータス信号ＲＦＬをモニ
タし、このステータス信号ＲＦＬが’１’でなければ受
信メモリ３３にこの通信データＤＲＡを書込む。ステー
タス信号ＲＦＬが’１’、すなわち、受信メモリ３３が
満杯の場合には、通信フレームＦＦの受信を拒否し、ア
クノリッジ信号を送信制御装置に対し返送せずに受信動
作を終了する。本実施例では、受信メモリ３３の１２８
バイトがすべて空いており、したがって、ステータス信
号ＲＦＬが’０’であるので、ＤＬＣ１２は、６０バイ
トの通信データＤＲＡの全部を受信メモリに書込み正常
に受信を終了する。このとき、書込アドレス部３１より
書込アドレス６０ｈが出力される（ステート１）。
【００２９】次に、ＤＬＣ１２は、通信フレームＦＦＡ
の正常受信を示すコードを受信ステータス部１５に設定
し、ＣＰＵ２に割込を要求する。ＣＰＵ２は、この割込
要求に対し、受信ステータス部１５を読出し正常受信の
終了を知る。次に、フレームコントロール部３６を制御
し、次の通信フレームＦＦＢの受信を許可する。フレー
ムコントロール部３６は、フレームアドレスバッファ３
５に書込アドレス部３１の出力値６０ｈを書込む。
の正常受信を示すコードを受信ステータス部１５に設定
し、ＣＰＵ２に割込を要求する。ＣＰＵ２は、この割込
要求に対し、受信ステータス部１５を読出し正常受信の
終了を知る。次に、フレームコントロール部３６を制御
し、次の通信フレームＦＦＢの受信を許可する。フレー
ムコントロール部３６は、フレームアドレスバッファ３
５に書込アドレス部３１の出力値６０ｈを書込む。
【００３０】次に、ＣＰＵ２は、フレームコントロール
部３６を制御し、フレームアドレスバッファ３５から正
常受信後の受信メモリ３３のアドレス値を読出す。これ
により、フレームアドレスバッファ３５からアドレス６
０ｈが読出され、ステータス信号ＦＥＮが’１’から’
０’に変化する（ステート２）。
部３６を制御し、フレームアドレスバッファ３５から正
常受信後の受信メモリ３３のアドレス値を読出す。これ
により、フレームアドレスバッファ３５からアドレス６
０ｈが読出され、ステータス信号ＦＥＮが’１’から’
０’に変化する（ステート２）。
【００３１】次に、送信制御装置から、２０バイトの通
信データＤＲＢを含む２番目の通信フレームＦＦＢが送
出される。この時点では、受信制御装置は、上述の通信
フレームＦＦＡの受信時と同様に、受信メモリ３３が満
杯でないため、この通信フレームＦＦＢを正常受信でき
る。したがって、ＤＬＣ１２は、通信フレームＦＦＢを
正常受信し、２０バイトの通信データＤＲＢを受信メモ
リ３３に書込む。このとき書込アドレス部３１は８０ｈ
となり、また、ステータス信号ＲＦＬは’１’となるの
でここで始めて受信ができない状態となる（ステート
３）。
信データＤＲＢを含む２番目の通信フレームＦＦＢが送
出される。この時点では、受信制御装置は、上述の通信
フレームＦＦＡの受信時と同様に、受信メモリ３３が満
杯でないため、この通信フレームＦＦＢを正常受信でき
る。したがって、ＤＬＣ１２は、通信フレームＦＦＢを
正常受信し、２０バイトの通信データＤＲＢを受信メモ
リ３３に書込む。このとき書込アドレス部３１は８０ｈ
となり、また、ステータス信号ＲＦＬは’１’となるの
でここで始めて受信ができない状態となる（ステート
３）。
【００３２】次のステート４では、ＣＰＵ２が受信メモ
リ３３から通信フレームＦＦＡの受信データＤＲＡの読
出を行なう。このとき、ＣＰＵ２は、ステータス信号Ｆ
ＥＮが’１’になるまでモニタしながら、受信データＲ
ＤＡを読出す。
リ３３から通信フレームＦＦＡの受信データＤＲＡの読
出を行なう。このとき、ＣＰＵ２は、ステータス信号Ｆ
ＥＮが’１’になるまでモニタしながら、受信データＲ
ＤＡを読出す。
【００３３】次のステート５では、ＣＰＵ２がフレーム
アドレスバッファ３５から通信フレームＦＦＢの受信終
了時のアドレスの読出を命令し、このアドレス８０ｈが
読出され、ステータス信号ＦＥＮが再度’０’に変化す
る。
アドレスバッファ３５から通信フレームＦＦＢの受信終
了時のアドレスの読出を命令し、このアドレス８０ｈが
読出され、ステータス信号ＦＥＮが再度’０’に変化す
る。
【００３４】最後のステート６では、ＣＰＵ２はステー
タス信号ＦＥＮが’１’になるまで受信メモリ３３を読
出し受信データＤＲＢを取出す。
タス信号ＦＥＮが’１’になるまで受信メモリ３３を読
出し受信データＤＲＢを取出す。
【００３５】上述のＤ２Ｂシステムにおけるモード２の
場合では、１２８バイトのデータの受信終了後、従来の
フレーム受信装置では、ＦＩＦＯメモリ１３をクリアす
るために、ＣＰＵ２は、２．２ｍＳ以内に１２８バイト
のデータ読出処理を実行する必要があったのに対し、本
実施例では、同時間内に、１バイト以上のデータを読出
して空エリアを確保することにより受信を開始できるの
で、ＣＰＵ２の処理の負担を大幅に軽減できる。
場合では、１２８バイトのデータの受信終了後、従来の
フレーム受信装置では、ＦＩＦＯメモリ１３をクリアす
るために、ＣＰＵ２は、２．２ｍＳ以内に１２８バイト
のデータ読出処理を実行する必要があったのに対し、本
実施例では、同時間内に、１バイト以上のデータを読出
して空エリアを確保することにより受信を開始できるの
で、ＣＰＵ２の処理の負担を大幅に軽減できる。
【００３６】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、フレームアドレスバッファを１バイトの
ラッチと複数バイトのＦＩＦＯメモリとで構成し、通信
中にバスの障害等により途中で受信終了した場合に、前
者には途中終了以前の最終通信フレームの受信終了時の
アドレスを、後者にはその前の複数の通信フレームの受
信終了時のアドレスをそれぞれ格納することにより、受
信メモリに格納された受信データのうちから上記途中終
了のときの受信データより順番に不要な受信データを通
信フレーム単位でクリアすることも、本発明の主旨を逸
脱しない限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、フレームアドレスバッファを１バイトの
ラッチと複数バイトのＦＩＦＯメモリとで構成し、通信
中にバスの障害等により途中で受信終了した場合に、前
者には途中終了以前の最終通信フレームの受信終了時の
アドレスを、後者にはその前の複数の通信フレームの受
信終了時のアドレスをそれぞれ格納することにより、受
信メモリに格納された受信データのうちから上記途中終
了のときの受信データより順番に不要な受信データを通
信フレーム単位でクリアすることも、本発明の主旨を逸
脱しない限り適用できることは勿論である。
【００３７】
【発明の効果】以上説明したように、本発明のフレーム
受信装置は、受信データ記憶手段に格納した受信データ
を通信フレーム単位で管理するフレームコントロール部
と、上記受信データ記憶手段に格納した複数の通信フレ
ームの複数の受信データの最終アドレスをフレームアド
レスとして格納するフレームアドレス記憶手段とを備え
ることにより、ＣＰＵが上記受信データ記憶手段に格納
した複数の通信フレームの受信データを区別できるの
で、上記受信データ記憶手段に空エリアがあれば受信を
開始できるため、上記ＣＰＵの処理の負担を大幅に軽減
できるという効果がある。
受信装置は、受信データ記憶手段に格納した受信データ
を通信フレーム単位で管理するフレームコントロール部
と、上記受信データ記憶手段に格納した複数の通信フレ
ームの複数の受信データの最終アドレスをフレームアド
レスとして格納するフレームアドレス記憶手段とを備え
ることにより、ＣＰＵが上記受信データ記憶手段に格納
した複数の通信フレームの受信データを区別できるの
で、上記受信データ記憶手段に空エリアがあれば受信を
開始できるため、上記ＣＰＵの処理の負担を大幅に軽減
できるという効果がある。
【図１】本発明のフレーム受信装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】従来のフレーム受信装置の一例を示すブロック
図である。
図である。
【図３】Ｄ２Ｂシステムの通信フレームの構成を示す図
である。
である。
１，３ フレーム受信装置 ２ ＣＰＵ １１ 受信部 １２ ＤＬＣ １３ ＦＩＦＯメモリ １４，３４ メモリステータス部 １５ 受信ステータス部 ３１ 書込アドレス部 ３２ 読出アドレス部 ３３ 受信メモリ ３５ フレームアドレスバッファ ３６ レームコントロール部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 13/08 7240−5Ｋ
Claims (3)
- 【請求項１】 アドレスと制御コードと複数の通信デー
タとを一括したパケットから成る通信フレームによりデ
ータを伝送するデータ通信システムの受信制御装置を構
成する中央処理装置に前記複数の通信データを供給する
ための、前記通信フレームを受信し論理信号に変換・復
調し受信信号を出力する受信部と、前記受信信号をデー
タリンク層のプロトコルに基ずき処理を行なうデータリ
ンクコントローラと、前記データリンクコントローラの
制御により前記受信信号内の前記複数の通信データを格
納する受信データ記憶手段とを備えるフレーム受信装置
において、 前記受信データ記憶手段が第一および第二の前記通信フ
レームのそれぞれの前記複数の通信データである第一お
よび第二の通信データをそれぞれ格納する第一および第
二の記憶領域を有する記憶手段と前記第一および第二の
記憶領域の書込および読出アドレスをそれぞれ指定する
書込アドレス指定手段および読出アドレス指定手段とを
備え、 前記第一および第二の記憶領域の全部が格納データで満
杯か否である非満杯かを表示するメモリステータス表示
信号を前記データリンクコントローラに供給するメモリ
ステータス表示手段と、 前記中央処理装置により制御され前記受信データ記憶手
段に格納した前記第一および第二の通信データを前記第
一および第二の記憶領域毎に管理するフレームコントロ
ール手段と、 前記第一および第二の通信データのそれぞれの最終アド
レスを第一および第二のフレームアドレスとして格納す
るフレームアドレス記憶手段とを備え、前記データリン
クコントローラが前記メモリステータス表示信号の前記
非満杯の表示により前記通信フレームの受信開始の制御
をすることを特徴とするフレーム受信装置。 - 【請求項２】 前記書込アドレス指定手段および読出ア
ドレス指定手段が前記通信データの書込および読出毎に
それぞれ計数値を１つ増加する予め定めたビット数のカ
ウンタを備え、 前記フレームアドレス記憶手段が前記フレームコントロ
ール手段により書込読出制御される前記ビット数の先入
先出記憶回路を備えることを特徴とする請求項１記載の
フレーム受信装置。 - 【請求項３】 前記フレームアドレス指定手段が１バイ
トのラッチと複数バイトの先入先出記憶回路とを備え、 前記通信フレームの受信中の途中で受信終了した場合
に、前記１バイトのラッチには前記受信終了時以前の最
終通信フレームの前記受信終了時の前記フレームアドレ
スを前記複数バイトの先入先出記憶回路には前記最終通
信フレームの前の複数の通信フレームの受信終了時のフ
レームアドレスをそれぞれ格納し、前記受信データ記憶
手段に格納された前記通信フレームのうちから前記受信
終了時に受信中の通信フレームより順番に通信フレーム
単位でクリアすることを特徴とする請求項１記載のフレ
ーム受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05001482A JP3120609B2 (ja) | 1993-01-08 | 1993-01-08 | フレーム受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05001482A JP3120609B2 (ja) | 1993-01-08 | 1993-01-08 | フレーム受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06205462A true JPH06205462A (ja) | 1994-07-22 |
| JP3120609B2 JP3120609B2 (ja) | 2000-12-25 |
Family
ID=11502662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05001482A Expired - Fee Related JP3120609B2 (ja) | 1993-01-08 | 1993-01-08 | フレーム受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120609B2 (ja) |
-
1993
- 1993-01-08 JP JP05001482A patent/JP3120609B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3120609B2 (ja) | 2000-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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