JPH06204741A

JPH06204741A - 発振回路

Info

Publication number: JPH06204741A
Application number: JP34817092A
Authority: JP
Inventors: Tetsuo Suzuki; 哲雄鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】本発明は発振回路の改善に関し、電源電圧の
高低に係わらず相補型トランジスタ回路の出力インピー
ダンスを次段回路の入力インピーダンスにのみ依存させ
ることなく、その出力インピーダンスを規定し、又は、
少なくとも発振起動時には、それを低く設定して低電圧
域でも発振起動することを目的とする。【構成】発振素子１１，相補型トランジスタ回路１２
及び負荷素子１３を具備し、相補型トランジスタ回路１
２が第１，第２の電源線ＶCC，ＶSS間に接続され、相補
型トランジスタ回路１２の入出力間に発振素子１１が接
続され、相補型トランジスタ回路１２の出力部ｏutと第
２の電源線ＶSS間に負荷素子１３が接続されることを含
み構成し、また、相補型トランジスタ回路１２の出力部
ｏutに接続された負荷素子１３の一端と第２の電源線Ｖ
SSとの間にスイッチング素子１４が接続され、スイッチ
ング素子１４が外部制御信号Ｓ１又は内部制御信号Ｓ２
に基づいてオン・オフ制御されることを含み構成する。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図９，10）発明が解決しようとする課題課題を解決するための手段（図１）作用実施例（１）第１の実施例の説明（図２〜４）（２）第２の実施例の説明（図５〜８）発明の効果

【０００２】

【産業上の利用分野】本発明は、発振回路に関するもの
であり、更に詳しく言えば、電池駆動機器に内蔵される
クロック発振回路の改善に関するものである。

【０００３】近年，ハンディ端末機やノート型パーソナ
ルコンピュータ等の電池駆動を前提とした携帯電子機器
が開発され、該携帯機器向けの半導体集積回路では使用
部品への要求特性として動作電源電圧の低電圧化が図ら
れ、その動作電圧の下限を決定する要素として発振回路
の起動特性が上げられる。

【０００４】これによれば、発振回路のＣＭＯＳインバ
ータ回路の出力端が帰還抵抗を介してその共通ゲートに
接続され、その発振特性の安定化が図られている。この
ため、ＣＭＯＳインバータ回路を構成するトランジスタ
の閾値電圧に比べて、電源電位が十分高い場合には、周
波数の小振幅の原発振信号に基づいて発振起動をするこ
とができる。しかし、電池駆動方式のマイクロコントロ
ーラ等において、電源電位が低くなるにつれて、発振に
要するゲインが得られなくなる。

【０００５】そこで、少なくとも発振起動時には、低電
圧域でも小振幅が得られ、容易に発振起動することがで
きる回路が望まれている。

【０００６】

【従来の技術】図９，10は、従来例に係る説明図であ
り、図９（ａ）は従来例に係る低電圧発振回路の構成図
である。また、図９（ｂ）は、その発振起動特性図であ
り、図９（ｃ）はその動作点ｐ付近の拡大図をそれぞれ
示している。

【０００７】例えば、電池駆動方式のマイクロコントロ
ーラ等の同一基板上に集積される低電圧発振回路は図９
（ａ）において、ＣＭＯＳインバータ回路１及び帰還抵
抗ＲＦから成り、その外付け素子Ｘとして水晶発振子や
セラミック振動子が接続される。

【０００８】当該回路の機能は、発振起動条件を満足す
る電圧がＣＭＯＳインバータ回路１に印加されると、外
付け素子Ｘにより発振された周波数ｆの入力信号がＣＭ
ＯＳインバータ回路１により反転増幅される。ここで、
図９（ｂ）に示すようなＣＭＯＳインバータ回路１の入
出力電圧（ＶIN−ＶOUT ）特性を期待して接続された帰
還抵抗ＲＦを介して出力電圧ＶOUT が入力に帰還され、
それに基づく入力電圧ＶINがＣＭＯＳインバータ回路１
に入力される。これにより、図９（ｃ）に示すような高
利得反転増幅された発振周波数ｆの出力信号が出力され
る。

【０００９】ここで、発振起動条件とは、ＣＭＯＳイン
バータ回路１を構成するｐ型の電界効果トランジスタＴ
Ｐやｎ型の電界効果トランジスタＴＮの閾値電圧Ｖthに
比べて、電源電位ＶＢが十分高い場合をいい、かかる場
合には周波数ｆの小振幅の原発振信号に基づいて当該低
電圧発振回路が発振起動をする（図９（ｃ）参照）。

【００１０】

【発明が解決しようとする課題】ところで、従来例によ
れば図９（ａ）に示すように、ＣＭＯＳインバータ回路
１の共通ドレイン（出力端ｏut）が帰還抵抗ＲＦを介し
てその共通ゲート（入力部ｉｎに接続され、その発振特
性の安定化が図られている。

【００１１】このため、ＣＭＯＳインバータ回路１を構
成するトランジスタＴＰ，ＴＮの閾値電圧Ｖthに比べ
て、電源電位ＶＢが十分高い場合には、周波数ｆの小振
幅の原発振信号に基づいて発振起動をすることができ
る。しかし、電池駆動方式のマイクロコントローラ等に
おいて、電源電位ＶＢが低くなるにつれて、ＣＭＯＳイ
ンバータ回路１のＶIN−ＶOUT 特性が理想型とは異なっ
てくる。

【００１２】ここで、ＣＭＯＳインバータ回路１を構成
するｎ型，ｐ型の電界効果トランジスタＴＮ，ＴＰが対
称的な動作となるため、ｎ型の電界効果トランジスタＴ
Ｎの場合について説明をすると、そのトランジスタＴＮ
の閾値電圧Ｖthに比べて電源電位ＶＢが十分高い理想的
な場合には図10（ａ）に示すような電流−電圧（ＩＤｓ
−ＶＤｓ）特性や図10（ｂ）に示すようなゲート・ドレ
イン短絡時の電流−電圧（√ＩＤｓ−ＶＤｓ）特性が得
られる。

【００１３】しかし、図10（ｃ）に示すようなＯＮ抵抗
対時間（Ｒｏｎ−ｔ）特性において、ゲート・ソース間
電圧ＶGSがその閾値電圧Ｖthを少し越えた付近では、該
トランジスタＴＮがＯＮ動作するものの、そのＯＮ抵抗
は非常に高くなり、十分なゲインが得られない。

【００１４】例えば、当該発振回路の動作点ｐを0.9
〔Ｖ〕とし、トランジスタＴＮの閾値電圧Ｖthを0.8
〔Ｖ〕とした場合であって、該閾値電圧Ｖthに対して仮
に、その差分電圧が0.1 〔Ｖ〕となる電圧に、電源電位
ＶＢが低下した場合には、ＣＭＯＳインバータ回路（以
下ＣＭＯＳインバータ回路ともいう）１の出力端ｏutが
高抵抗状態（100 〔ｋΩ〕以上）となる。これにより、
図10（ｄ）に示すような電源電位〔Ｖ〕対ゲインＧ〔ｄ
Ｂ〕特性において、電源電位ＶＢが低下をするほど、発
振に要するゲインが得られなくなる。

【００１５】従って、電池駆動方式の携帯電子機器の使
用継続によりバッテリーの端子電圧が低下をしてきた場
合に、その低電圧域では発振回路の小振幅ゲインが不足
をすることから、例えば、マイクロコントロール部が低
い電圧でも駆動できるように設計されているにも係わら
ず、所定クロック信号が発生されず、その単位バッテリ
ー当たりの使用可能時間の長期継続化の妨げとなるとい
う問題がある。

【００１６】なお、特開平６３−42205 号に見られるよ
うな発振回路では、１つの電界効果トランジスタにより
増幅回路が構成され、大きなゲインを得るために、トラ
ンジスタサイズの大型化が余儀無くされ、その大型化に
よりトランジスタ動作の安定性が低下をするという問題
がある。

【００１７】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、電源電圧の高低に係わらずＣＭＯ
Ｓインバータ回路の小振幅増幅動作点での出力インピー
ダンスを規定し、又は、少なくとも発振起動時には、そ
れを低く設定し、小振幅ゲインを得て低電圧域でも発振
起動することが可能となる発振回路の提供を目的とす
る。

【００１８】

【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係る発振回路の原理図をそれぞれ示している。

【００１９】本発明の第１の発振回路は図１（ａ）に示
すように、帰還ループ内に接続されたＣＭＯＳインバー
タ回路１２と、前記ＣＭＯＳインバータ回路１２を構成
するトランジスタのオン抵抗よりも低い抵抗値をもつ負
荷素子１３とを具備し、前記ＣＭＯＳインバータ回路１
２の出力端ｏutと電源線ＶSSとの間に前記負荷素子１３
が接続されることを特徴とする。

【００２０】また、本発明の第２の発振回路は第１の発
振回路において、前記ＣＭＯＳインバータ回路１２の出
力端ｏutに接続された負荷素子１３の一端と第２の電源
線ＶSSとの間にスイッチング素子１４が接続されること
を特徴とする。

【００２１】なお、本発明の第２の発振回路において、
前記スイッチング素子１４が外部制御信号Ｓ１又は内部
制御信号Ｓ２に基づいてオン・オフ制御されることを特
徴とする。

【００２２】また、本発明の第１，第２の発振回路にお
いて、前記負荷素子１３が半導体基板内に形成された拡
散抵抗又はゲート電位がバイアスされるディプレッショ
ン型の電界効果トランジスタ又はエンハンスメント型の
電界効果トランジスタから成ることを特徴とし、上記目
的を達成する。

【００２３】

【作用】本発明の第１の発振回路によれば、図１
（ａ）に示すように、ＣＭＯＳインバータ回路１２及び
負荷素子１３が具備され、該ＣＭＯＳインバータ回路１
２の出力端ｏutと第２の電源線ＶSSとの間に負荷素子１
３が接続される。

【００２４】例えば、半導体基板内に形成された拡散抵
抗又はゲート電位がバイアスされるディプレッション型
の電界効果トランジスタ又はエンハンスメント型の電界
効果トランジスタから成る負荷素子１３によりＣＭＯＳ
インバータ回路１２の出力インピーダンスが規定され
る。

【００２５】このため、ＣＭＯＳインバータ回路１２を
構成する，例えば、電界効果トランジスタのゲート・ソ
ース間電圧がその閾値電圧を少し越えた付近において、
該トランジスタがＯＮ動作した場合、その実際のＯＮ抵
抗が高くなるものの、該負荷素子１３により見かけ上の
ＯＮ抵抗を低くくすることができ、電池駆動方式の携帯
電子機器等において、その電源電位ＶＢが低くなってき
た場合であっても、従来例に比べて、低電圧域における
ゲインを十分確保することが可能となる。なお、ＣＭＯ
Ｓインバータ回路１２を構成するトランジスタの閾値電
圧に比べて、電源電位が十分高い場合には、従来例と同
様に発振素子１１の小振幅の原発振信号に基づいて発振
起動をすることが可能となる。

【００２６】これにより、電池駆動方式の携帯電子機器
の使用継続によりバッテリーの端子電圧が低下をしてき
た場合であって、その低電圧域においても、発振回路の
小振幅ゲインを確保することができることから、所定ク
ロック信号が発生され、例えば、低電圧駆動仕様のマイ
クロコントロール部を内蔵した携帯電子機器をより一層
低い電圧でも駆動することができ、その単位バッテリー
当たりの使用可能時間の長期継続化を図ることが可能と
なる。

【００２７】また、本発明の第２の発振回路によれば、
図１（ｂ）に示すようにＣＭＯＳインバータ回路１２の
出力端ｏutに接続された負荷素子１３の一端と第２の電
源線ＶSSとの間にスイッチング素子１４が接続される。

【００２８】例えば、第１の発振回路と同様に、拡散抵
抗，ディプレッション型の電界効果トランジスタ又はエ
ンハンスメント型の電界効果トランジスタから成る負荷
素子１３の一端と第２の電源線ＶSSとの間において、外
部制御信号Ｓ１又は内部制御信号Ｓ２に基づき、スイッ
チング素子１４によりオン・オフ制御することにより、
発振起動時と通常動作時との動作が選択される。

【００２９】このため、従来例のように第１，第２の電
源線（電源電圧）ＶCC，ＶSS間の高低に係わらずＣＭＯ
Ｓインバータ回路の出力インピーダンスを次段回路の入
力インピーダンスのみに依存させることなく、少なくと
も発振起動時には、スイッチング素子１４をオン制御す
ることにより、出力インピーダンスが低く設定され、当
該発振回路の低電圧域での発振起動が容易となり、振幅
が十分大きくなった通常動作時には、スイッチング素子
１４をＯFF制御することにより、出力インピーダンスを
次段回路の入力インピーダンスに依存され、負荷素子１
３における消費電力の低減化を図ることが可能となる。

【００３０】これにより、第１の発振回路に比べて低消
費電力化を図りつつ、低電圧域での発振起動を十分確保
することが可能となる。

【００３１】

【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図２〜８は、本発明の実施例に係る
低電圧発振回路を説明する図である。

【００３２】（１）第１の実施例の説明図２は、本発明の第１の実施例に係る低電圧発振回路の
構成図であり、図３は、その他の負荷素子から成る低電
圧発振回路の構成図である。また、図４は、本発明の各
実施例に係るディプリーショントランジスタの閾値電圧
（Ｖth）のコントロールの説明図であり、図５は、その
低電圧発振回路の動作説明図をそれぞれ示している。

【００３３】例えば、電池駆動方式のマイクロコントロ
ーラ等の同一基板上に集積可能な低電圧発振回路は図２
（ａ）において、外付け素子Ｘ，ＣＭＯＳインバータ回
路２２，帰還抵抗ＲＦ及び負荷抵抗Ｒ０から成る抵抗負
荷インバータ回路を構成する。

【００３４】すなわち、外付け素子Ｘ及び帰還抵抗ＲＦ
は発振素子１１を構成するものであり、外付け素子Ｘに
は水晶発振子やセラミック振動子が接続される。ＣＭＯ
Ｓインバータ回路２２はＣＭＯＳインバータ回路１２の
一実施例であり、ｎ型の電界効果トランジスタＴＮとｐ
型の電界効果トランジスタＴＰから成る。ＣＭＯＳトラ
ンジスタ回路２２は第１，第２の電源線ＶCC，ＶSS（単
に電源線ＶCC，接地線ＧNDという）間に接続され、その
入力部ｉｎと出力端ｏutとの間に外付け素子Ｘや帰還抵
抗ＲＦが接続される。なお、相補型のトランジスタ回路
１２にはｎｐｎ型，ｐｎｐ型のバイポーラトランジスタ
から成るＣＭＯＳインバータ回路を用いても良い。

【００３５】負荷抵抗Ｒ０は負荷素子１３の一例であ
り、ＣＭＯＳトランジスタ回路２２の出力インピーダン
スを規定するものである。負荷抵抗Ｒ０はＣＭＯＳトラ
ンジスタ回路２２の出力端ｏutと接地線ＧNDとの間に接
続される。なお、負荷抵抗Ｒ０は、例えば、図２（ｂ）
に示すような拡散抵抗から成る。図２（ｂ）において、
拡散抵抗は、フィールド酸化膜21Ａにより素子分離され
た半導体基板２１内にｎ ⁺拡散層21Ｂが設けられ、それ
がＰＳＧ膜21Ｃに絶縁され、そのｎ⁺拡散層21Ｂにおい
て、所定の長さに離隔された２端子からアルミ（ＡL ）
配線21Ｄが引き出される。そのｎ⁺拡散層21Ｂから成る
拡散抵抗値は１０〔ｋΩ〕程度である。

【００３６】また、図３（ａ）は、その他の負荷抵抗Ｒ
０から成る低電圧発振回路の例であり、拡散抵抗に代え
てゲート電位がバイアスされるディプレッション型のｎ
型の電界効果トランジスタＤFEＴから成る。該トランジ
スタＤFEＴはゲートが接地線ＧNDに接続され、ノーマリ
オフ動作であってそのＯFF抵抗値が１０〔ｋΩ〕程度に
コントロールされる。

【００３７】さらに、図３（ｂ）は、その他の負荷抵抗
Ｒ０から成る低電圧発振回路の例であり、ディプレッシ
ョン型のｎ型の電界効果トランジスタＤFEＴに代えてゲ
ート電位がバイアスされるエンハンスメント型の電界効
果トランジスタＥFEＴから成る。該トランジスタＥFEＴ
はゲートが電源線ＶCCに接続され、ノーマリオン動作で
あってそのＯＮ抵抗値が１０〔ｋΩ〕程度にコントロー
ルされる。

【００３８】なお、ディプリーショントランジスタＤEF
Ｔの閾値電圧（Ｖth）の制御は図４（ａ）に示すよう
に，例えば、マスクＲＯＭを集積してマイクロ・コント
ローラ等を形成する半導体集積回路では、イオンインプ
ラテーション時に、Ｖthコントロールする。図４（ｂ）
はトランジスタ形成領域の平面図であり、図４（ｂ）に
おいて、Ｖth制御はディプリーショントランジスタＤEF
Ｔを形成するチャネル領域に開口部を有するレジストを
形成し、他のトランジスタに比べてｎ⁺不純物イオンを
多く注入する。

【００３９】これにより、図４（ｃ）において、ＣＭＯ
Ｓトランジスタ回路２２を構成する他のトランジスタの
閾値電圧（Ｖth）に比べてノーマリＯＮ動作となるよう
なトランジスタＤFEＴを形成することができ、また、そ
れを図４（ｄ）に示すような負荷抵抗として用いること
ができる。

【００４０】このようにして、本発明の第１の実施例に
係る低電圧発振回路によれば、図３（ａ）に示すよう
に、外付け素子Ｘや帰還抵抗ＲＦ，ＣＭＯＳトランジス
タ回路２２及び負荷抵抗Ｒ０が具備され、該ＣＭＯＳト
ランジスタ回路２２の出力端ｏutと接地線ＧNDとの間に
拡散抵抗，ディプレッション型の電界効果トランジスタ
ＤFEＴ又はエンハンスメント型の電界効果トランジスタ
ＥFEＴから成る負荷抵抗Ｒ０が接続され、その出力イン
ピーダンスが規定される。

【００４１】このため、ＣＭＯＳトランジスタ回路２２
を構成する，例えば、電界効果トランジスタＴＮのゲー
ト・ソース間電圧ＶGSがその閾値電圧Ｖthを少し越えた
付近において、該トランジスタＴＮがＯＮ動作した場
合、その実際のＯＮ抵抗が高くなるものの、該負荷抵抗
Ｒ０により見かけ上のＯＮ抵抗を低くくすることができ
る。

【００４２】例えば、ＣＭＯＳトランジスタ回路のトラ
ンジスタＴＰの閾値電圧をＶthｐ＝0.9 〔Ｖ〕程度と
し、外付け素子Ｘとして発振周波数ｆ＝２〔ＭHZ〕のセ
ラミック振動子を用い、その負荷抵抗Ｒ０＝１０〔ｋ
Ω〕において、電源電位ＶＢ＝1.2 〔Ｖ〕程度でも安定
に発振起動をすることが可能となった。

【００４３】なお、図５の負荷抵抗対発振起動電圧特性
は、ＣＭＯＳトランジスタ回路のトランジスタＴＰ，Ｔ
Ｎの閾値電圧Ｖthについて、大，小，中の場合について
負荷抵抗Ｒ０と発振起動電圧（電源電位ＶＢ）との関係
を求めたものであり、発振起動電圧，すなわち、電源電
位ＶＢが2.0 〔Ｖ〕と高い場合には、負荷抵抗Ｒ０が１
00〔ｋΩ〕でも十分発振することを示し、電源電位ＶＢ
が2.0 〔Ｖ〕から徐々に低下をし、電源電圧ＶＢが1.2
〔Ｖ〕以下になると負荷抵抗Ｒ０が１０〔ｋΩ〕でない
と、安定に発振起動をすることができないことを示して
いる。

【００４４】これにより、図５において、ＣＭＯＳトラ
ンジスタ回路のトランジスタＴＰ，ＴＮの閾値電圧Ｖth
が製造プロセスによりバラ付いた場合であっても、一律
に負荷抵抗Ｒ０を１０〔ｋΩ〕とすることで発振に要す
るゲインの均一化を図ることが可能となる。このことか
ら、電池駆動方式の携帯電子機器等において、その電源
電位ＶＢが低くなってきた場合であっても、従来例に比
べて、低電圧域におけるゲインを十分確保することが可
能となる。

【００４５】このことで、電池駆動方式の携帯電子機器
の使用継続によりバッテリーの端子電圧が低下をしてき
た場合であって、その低電圧域においても、発振回路の
小振幅ゲインを確保することができることから、当該発
振回路により所定クロック信号が発生され、例えば、低
電圧駆動仕様のマイクロコントロール部を内蔵した携帯
電子機器をより一層低い電圧でも駆動することができ、
その単位バッテリー当たりの使用可能時間の長期継続化
を図ることが可能となる。また、当該発振回路を半導体
基板上に低コストにより集積可能となった。

【００４６】（２）第２の実施例の説明図６〜８は、本発明の第２の実施例に係る低電圧発振回
路の説明図であり、図６（ａ），（ｂ）は、その構成図
である。また、図７（ａ），（ｂ）はそのスイッチング
制御回路の説明図であり、図８は、その他の低電圧発振
回路の構成図をそれぞれ示している。

【００４７】なお、第１の実施例と異なるのは第２の実
施例では、ＣＭＯＳトランジスタ回路２２の出力端ｏut
に接続された負荷抵抗Ｒ０の一端と接地線ＧNDとの間に
スイッチングトランジスタＴSWが接続されるものであ
る。

【００４８】すなわち、図６（ａ）において、スイッチ
ングトランジスタＴSWはスイッチング素子１４の一例で
あり、例えば、該トランジスタＴSWがエンハンスメント
型の電界効果トランジスタから構成される。また、その
ゲートに外部制御信号Ｓ１の一例となるスイッチ制御信
号が供給され、それに基づいてオン・オフ制御される。
なお、負荷抵抗Ｒ０は第１の実施例と同様に、半導体基
板２１内に形成された拡散抵抗又は図６（ｂ）に示すよ
うに、ゲート電位が接地線電位にバイアスされるディプ
レッション型の電界効果トランジスタＤFEＴから成る。
なお、第１の実施例のように負荷抵抗Ｒ０をエンハンス
メント型の電界効果トランジスタＥFEＴから構成しても
良い。

【００４９】また、スイッチ制御信号Ｓ１の出力回路は
図７（ａ）において、カウンタ２３及びリセット／セッ
ト回路２４から成り、例えば、１チップマイクロコンピ
ュータ内に設けられたカウンタ回路が引用（共用）され
る。当該回路の機能は、マイクロ・コントローラ等から
の命令信号となる発振起動信号ＳＥがカウンタ２３及び
リセット／セット回路２４に供給されると、当該発振回
路により発生するクロック信号ＣＫがカウンタ２３によ
りカンウトされ、その所定パルスが計数されると、該回
路２３からリセット／セット回路２４にカウンタ出力と
してリセット信号ＳＲが出力され、該回路２４では発振
起動信号ＳＥの立ち上がりに同期して立ち上がったスイ
ッチ制御信号Ｓ１がリセット信号ＳＲに基づいて立ち下
げられる。

【００５０】これにより、一定「Ｈ」（ハイ）レベル期
間を有するスイッチ制御信号Ｓ１がスイッチングトラン
ジスタＴSWのゲートに供給され、発振起動時に負荷抵抗
Ｒ０を選択的に接地線ＧNDに接続することができる。な
お、第１の実施例と同様の記号・名称ものは同じ機能を
有するため、その説明を省略する。

【００５１】このようにして、本発明の第２の実施例に
係る低電圧発振回路によれば、図６（ａ），（ｂ）に示
すように、ＣＭＯＳトランジスタ回路２２の出力端ｏut
に接続された負荷抵抗Ｒ０の一端と接地線ＧNDとの間に
スイッチングトランジスタＴSWが接続される。

【００５２】例えば、第１の実施例と同様に、拡散抵
抗，ディプレッション型の電界効果トランジスタ又はエ
ンハンスメント型の電界効果トランジスタから成る負荷
抵抗Ｒ０の一端と接地線ＧNDとの間において、第１の実
施例と異なりスイッチ制御信号Ｓ１に基づき、スイッチ
ングトランジスタＴSWによりオン・オフ制御することに
より、発振起動時と通常動作時との動作が選択される。

【００５３】このため、従来例のように電源電圧ＶＢの
低電圧域での動作時に、ＣＭＯＳトランジスタ回路の出
力インピーダンスが小振幅増幅動作点で高インピーダン
スとなり、ゲインを失うことなく、発振起動時には、容
量Ｃの充電によりスイッチングトランジスタＴSWをオン
制御することにより、出力インピーダンスを下げ、小振
幅ゲインが得られ、当該発振回路の低電圧域での発振起
動が容易となり、振幅が十分大きくなった通常動作時に
は、スイッチングトランジスタＴSWをＯFF制御すること
により、出力インピーダンスを次段回路の入力インピー
ダンスに依存させ、負荷抵抗Ｒ０における消費電力の低
減化を図ることが可能となる。

【００５４】これにより、第１の実施例に比べて低消費
電力化を図りつつ、低電圧域での発振起動を十分確保す
ることが可能となる。また、図８は、本発明の第２の実
施例に係る他の低電圧発振回路の構成図である。なお、
図６（ａ），（ｂ）の低電圧発振回路の構成と異なるは
図８（ａ）の他の低電圧発振回路の構成では積分回路が
設けられ、そこで発生したスイッチ制御信号Ｓ２により
スイッチングトランジスタＴSWを制御するものである。

【００５５】すなわち、本発明の第２の実施例に係る他
の低電圧発振回路は図８（ａ）において、外付け素子
Ｘ，トランスファゲート回路ＴG1，ＴG2，インバータＩ
Ｎ，ＣＭＯＳインバータ回路２２，ｎ型の電界効果トラ
ンジスタＴN2〜ＴN4，ディプレッション型の電界効果ト
ランジスタＤFEＴ，スイッチングトランジスタＴSW，容
量Ｃ及び抵抗Ｒから成る。

【００５６】当該回路の機能は、発振起動時，すなわ
ち、マイクロ・コントローラ等から「Ｌ」（ロー）→
「Ｈ」レベルに遷移する発振イネーブル信号（上線を省
略する）ＨＥがトランスファゲート回路ＴG1，ＴG2及び
インバータＩＮに供給されると、該トランスファゲート
回路ＴG1，ＴG2がＯＮ動作をし、該インバータＩＮによ
り反転された発振イネーブル信号ＨＥによりトランジス
タＴN2, ＴN3がＯＮ動作をする。これにより、トランス
ファゲート回路ＴG2が帰還抵抗ＲＦとして機能し、外付
け素子Ｘにより発振された周波数ｆの入力信号がＣＭＯ
Ｓインバータ回路２２により反転増幅される。

【００５７】一方、トランジスタＴN3のＯＮ動作により
容量Ｃに電源電圧ＶＢが充電され、内部制御信号Ｓ２の
一例となるスイッチ制御信号Ｓ２＝「Ｈ」レベルに基づ
いてスイッチングトランジスタＴSWがＯＮ動作され、デ
ィプレッション型の電界効果トランジスタＤFEＴ（以下
負荷抵抗Ｒ０という）が接地線ＧNDに接続される。ま
た、発振起動時から通常動作状態に遷移をすると、当該
発振回路により発生したクロック信号ＣＫがトランジス
タＴN4のゲートに帰還されることで、容量Ｃ，抵抗Ｒか
ら成る積分回路によりスイッチングトランジスタＴSWの
ゲートに供給するスイッチ制御信号が一定「Ｈ」レベル
から「Ｌ」（ロー）レベルに遷移をする。

【００５８】これにより、スイッチ制御信号Ｓ２＝
「Ｌ」レベルに基づいてスイッチングトランジスタＴSW
がＯFF動作され、負荷抵抗Ｒ０が接地線ＧNDにから開放
される。なお、第１の実施例と同様の記号・名称ものは
同じ機能を有するため、その説明を省略する。

【００５９】このようにして、本発明の第２の実施例に
係る他の低電圧発振回路によれば、図８（ａ）に示すよ
うに、ＣＭＯＳトランジスタ回路２２の出力端ｏutに接
続されたディプレッション型の電界効果トランジスタＤ
FEＴ（負荷抵抗Ｒ０）の一端と接地線ＧNDとの間にスイ
ッチングトランジスタＴSWが接続され、積分回路で発生
されたスイッチ制御信号Ｓ２により該トランジスタＴSW
がゲート制御される。

【００６０】このため、スイッチ制御信号Ｓ２に基づい
てスイッチングトランジスタＴSWをオン・オフ制御をす
ることにより、発振起動時と通常動作時との動作を選択
し、従来例のように電源電圧ＶＢの低電圧域での動作時
に、ＣＭＯＳトランジスタ回路の出力インピーダンスが
小振幅増幅動作点で高インピーダンスとなり、ゲインを
失うことなく、発振起動時には、容量Ｃの充電によりス
イッチングトランジスタＴSWをオン制御することによ
り、出力インピーダンスを下げ、小振幅ゲインが得ら
れ、当該発振回路の低電圧域での発振起動が容易とな
る。

【００６１】また、振幅が十分大きくなった通常動作時
には、積分回路で発生されたスイッチ制御信号Ｓ２によ
りスイッチングトランジスタＴSWをＯFF制御することに
より、ディプレッション型の電界効果トランジスタＤFE
Ｔにおける消費電力の低減化を図ることが可能となる。

【００６２】これにより、第１の実施例に比べて低消費
電力化を図りつつ、低電圧域での発振起動を十分確保す
ることが可能となる。

【００６３】

【発明の効果】以上説明したように、本発明の低電圧発
振回路によれば、発振素子，ＣＭＯＳインバータ回路及
び負荷素子が具備され、該ＣＭＯＳインバータ回路の出
力端と第２の電源線との間に、拡散抵抗，ディプレッシ
ョン型の電界効果トランジスタ又はエンハンスメント型
の電界効果トランジスタから成る負荷素子が接続され、
その出力インピーダンスが規定される。

【００６４】このため、ＣＭＯＳインバータ回路を構成
する電界効果トランジスタのゲート・ソース間電圧がそ
の閾値電圧を少し越えた付近において、該トランジスタ
がＯＮ動作した場合、その実際のＯＮ抵抗が高くなるも
のの、該負荷素子により見かけ上のＯＮ抵抗を低くくす
ることができ、電池駆動方式の携帯電子機器等におい
て、その電源電位ＶＢが低くなってきた場合であって
も、従来例に比べて、低電圧域におけるゲインを十分確
保することが可能となる。

【００６５】また、本発明の他の低電圧発振回路によれ
ば、ＣＭＯＳインバータ回路の出力端に接続された負荷
素子の一端と第２の電源線との間にスイッチング素子が
接続される。

【００６６】このため、従来例のように電源電圧の高低
に係わらず、少なくとも発振起動時には、スイッチング
素子をオン制御することにより、出力インピーダンスが
低く設定され、当該発振回路の低電圧域での発振起動が
容易となり、振幅が十分大きくなった通常動作時には、
スイッチング素子をＯFF制御することにより、出力イン
ピーダンスを次段回路の入力インピーダンスに依存さ
せ、負荷素子における消費電力の低減化を図ることが可
能となる。

【００６７】これにより、電池駆動方式の携帯電子機器
の使用継続によりバッテリーの端子電圧が低下をしてき
た場合であって、その低電圧域においても、発振回路の
小振幅ゲインを確保することができる。このことから、
低電圧駆動仕様のマイクロコントロール部を内蔵した携
帯電子機器をより一層低い電圧で駆動することができ、
該電子機器の単位バッテリー当たりの使用継続時間の長
期化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る発振回路の原理図である。

【図２】本発明の第１の実施例に係る低電圧発振回路の
構成図である。

【図３】本発明の第１の実施例に係る他の負荷素子を接
続した低電圧発振回路の構成図である。

【図４】本発明の各実施例に係るＤＦＥＴの閾値コント
ロールの説明図である。

【図５】本発明の各実施例に係る低電圧発振回路の動作
説明図である。

【図６】本発明の第２の実施例に係る低電圧発振回路の
構成図である。

【図７】本発明の第２の実施例に係るスイッチング制御
の説明図である。

【図８】本発明の第２の実施例に係る他の低電圧発振回
路の構成図である。

【図９】従来例に係る低電圧発振回路の説明図である。

【図10】従来例に係る問題点を説明する関係特性図であ
る。

【符号の説明】

１１…発振素子、１２…ＣＭＯＳインバータ回路、１３…負荷素子、１４…スイッチング素子、Ｓ１…外部制御信号、Ｓ２…内部制御信号、ＶCC…第１の電源線、ＶSS…第２の電源線。

Claims

【特許請求の範囲】

【請求項１】帰還ループ内に接続されたＣＭＯＳイン
バータ回路（１２）と、前記ＣＭＯＳインバータ回路
（１２）を構成するトランジスタのオン抵抗よりも低い
抵抗値をもつ負荷素子（１３）とを具備し、前記ＣＭＯ
Ｓインバータ回路（１２）の出力端（ｏut）と電源線
（ＶSS）との間に前記負荷素子（１３）が接続されるこ
とを特徴とする発振回路。
【請求項２】請求項１記載の発振回路において、前記
ＣＭＯＳインバータ回路（１２）の出力端（ｏut）に接
続された負荷素子（１３）の一端と電源線（ＶSS）との
間にスイッチング素子（１４）が接続されることを特徴
とする発振回路。
【請求項３】請求項２記載の発振回路において、前記
スイッチング素子（１４）が外部制御信号（Ｓ１）又は
内部制御信号（Ｓ２）に基づいてオン・オフ制御される
ことを特徴とする発振回路。
【請求項４】請求項１〜３記載の発振回路において、
前記負荷素子（１３）が半導体基板内に形成された拡散
抵抗又はゲート電位がバイアスされるディプレッション
型の電界効果トランジスタ又はエンハンスメント型の電
界効果トランジスタから成ることを特徴とする発振回
路。