JPH0619999A - 論理合成手法 - Google Patents
論理合成手法Info
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- JPH0619999A JPH0619999A JP4173922A JP17392292A JPH0619999A JP H0619999 A JPH0619999 A JP H0619999A JP 4173922 A JP4173922 A JP 4173922A JP 17392292 A JP17392292 A JP 17392292A JP H0619999 A JPH0619999 A JP H0619999A
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Abstract
(57)【要約】
【目的】論理合成手法における遅延最適化処理の最大遅
延制約保証を行なう場合に、遅延削減のための回路変更
処理の遅延削減の効果の判断を高速に行なう。 【構成】適用部分判断処理２０２により決定された遅延
最適化処理適用部分に対して、スラック保存処理２０３
により回路変更部分の入力端のスラックを保存し、遅延
最適化回路変更処理２０４により遅延最適化を目的とし
た回路構成の変更を仮定し、部分回路遅延解析処理２０
５により仮定された回路構成の出力側から入力側に論理
信号到着要求時刻を伝播することにより回路変更部分の
入力端のスラックをもとめ、効果判断処理２０６により
回路変更部分の入力端のスラックの変化を用いて遅延最
適化処理の効果を判断する。これにより遅延最適化処理
の効果の判断のためのスラックの計算処理および判断を
一箇所の入力端に対して行なうだけで済むため、処理時
間を削減できる。
延制約保証を行なう場合に、遅延削減のための回路変更
処理の遅延削減の効果の判断を高速に行なう。 【構成】適用部分判断処理２０２により決定された遅延
最適化処理適用部分に対して、スラック保存処理２０３
により回路変更部分の入力端のスラックを保存し、遅延
最適化回路変更処理２０４により遅延最適化を目的とし
た回路構成の変更を仮定し、部分回路遅延解析処理２０
５により仮定された回路構成の出力側から入力側に論理
信号到着要求時刻を伝播することにより回路変更部分の
入力端のスラックをもとめ、効果判断処理２０６により
回路変更部分の入力端のスラックの変化を用いて遅延最
適化処理の効果を判断する。これにより遅延最適化処理
の効果の判断のためのスラックの計算処理および判断を
一箇所の入力端に対して行なうだけで済むため、処理時
間を削減できる。
Description
【０００１】
【産業上の利用分野】本発明は、論理合成手法に関し、
特に遅延最適化処理の効果の判断を高速に行なう手段に
関する。
特に遅延最適化処理の効果の判断を高速に行なう手段に
関する。
【０００２】
【従来の技術】論理合成手法における遅延最適化処理
は、制約条件として与えられる外部出力端子およびフリ
ップフロップ等のブロックの入力端子に対する論理信号
到着要求時刻と、制約条件として与えられる外部入力端
子およびフリップフロップ等のブロックの出力端子に対
する論理信号到着時刻の、テクノロジライブラリ情報か
ら得られるテクノロジライブリブロックの遅延情報と配
線遅延情報から論理合成対象論理回路に対して遅延解析
を行ない、全ての素子の立ち上がり論理信号到着時刻
と、立ち下がり論理信号到着時刻と、立ち上がり論理信
号到着要求時刻と、立ち下がり論理信号到着要求時刻と
をもとめ、遅延制約条件を違反しているクリティカルパ
スが論理回路中に存在する場合には、クリティカルパス
の一部または全部およびその周辺の回路を含む部分回路
に対して、その論理を変更することなく回路構成を変更
することにより遅延を変更し、遅延制約を満たすことを
目的関数とする処理である。
は、制約条件として与えられる外部出力端子およびフリ
ップフロップ等のブロックの入力端子に対する論理信号
到着要求時刻と、制約条件として与えられる外部入力端
子およびフリップフロップ等のブロックの出力端子に対
する論理信号到着時刻の、テクノロジライブラリ情報か
ら得られるテクノロジライブリブロックの遅延情報と配
線遅延情報から論理合成対象論理回路に対して遅延解析
を行ない、全ての素子の立ち上がり論理信号到着時刻
と、立ち下がり論理信号到着時刻と、立ち上がり論理信
号到着要求時刻と、立ち下がり論理信号到着要求時刻と
をもとめ、遅延制約条件を違反しているクリティカルパ
スが論理回路中に存在する場合には、クリティカルパス
の一部または全部およびその周辺の回路を含む部分回路
に対して、その論理を変更することなく回路構成を変更
することにより遅延を変更し、遅延制約を満たすことを
目的関数とする処理である。
【０００３】遅延制約の違反は論理信号到着要求時刻と
論理信号到着時刻の差であるスラックを用いて判断す
る。スラックは立ち上がり論理信号到着要求時刻と立ち
上がり論理信号到着時刻の差である立ち上がりスラック
と、立ち下がり論理信号到着要求時刻と立ち下がり論理
信号到着時刻の差である立ち下がりスラックがある。
論理信号到着時刻の差であるスラックを用いて判断す
る。スラックは立ち上がり論理信号到着要求時刻と立ち
上がり論理信号到着時刻の差である立ち上がりスラック
と、立ち下がり論理信号到着要求時刻と立ち下がり論理
信号到着時刻の差である立ち下がりスラックがある。
【０００４】最大遅延制約条件を満たすことを目的とす
る最大遅延保証を行なう場合にはスラックを零以上にす
ることを目的関数に回路構成変更を行なう。最小遅延制
約条件を満たすことを目的とする最小遅延保証を行なう
場合にはスラックを零以下にすることを目的関数に回路
構成変更を行なう。
る最大遅延保証を行なう場合にはスラックを零以上にす
ることを目的関数に回路構成変更を行なう。最小遅延制
約条件を満たすことを目的とする最小遅延保証を行なう
場合にはスラックを零以下にすることを目的関数に回路
構成変更を行なう。
【０００５】最大遅延保証を行なう場合には最大遅延制
約条件を違反しているクリティカルパスの遅延を削減す
る必要がある。遅延削減のための回路構成変更手段は多
数あるが、その一つにバッファリング手段がある。
約条件を違反しているクリティカルパスの遅延を削減す
る必要がある。遅延削減のための回路構成変更手段は多
数あるが、その一つにバッファリング手段がある。
【０００６】バッファリング手段は論理素子の出力端子
およびフリップフロップ等のブロックの出力端子および
外部入力端子に直接接続される負荷容量を削減すること
により、負荷容量による遅延を削減する遅延最適化のた
めの回路構成変更手段である。バッファリング手段には
バッファ素子およびインバータ素子の挿入や回路二重化
等の手段がある。
およびフリップフロップ等のブロックの出力端子および
外部入力端子に直接接続される負荷容量を削減すること
により、負荷容量による遅延を削減する遅延最適化のた
めの回路構成変更手段である。バッファリング手段には
バッファ素子およびインバータ素子の挿入や回路二重化
等の手段がある。
【０００７】従来の論理合成手法における遅延最適化処
理の効果を判断する手段は、回路変更前の回路変更部分
の全ての出力端のスラックの最悪値またはクリティカル
パス上の回路変更部分の出力端のスラックと、回路変更
後の回路変更部分の全ての出力端のスラックの最悪値を
比較することにより遅延最適化処理の効果を判断する手
段であった。
理の効果を判断する手段は、回路変更前の回路変更部分
の全ての出力端のスラックの最悪値またはクリティカル
パス上の回路変更部分の出力端のスラックと、回路変更
後の回路変更部分の全ての出力端のスラックの最悪値を
比較することにより遅延最適化処理の効果を判断する手
段であった。
【０００８】
【発明が解決しようとする課題】従来の論理合成手法に
おける遅延最適化処理の効果判断手段には、遅延最適化
処理による回路変更部分の全ての出力端のスラックを求
める必要があるため、バッファリング手段を用いて遅延
最適化を行なう場合には回路変更部分の出力端が多数あ
り、スラックを求めるための処理時間が多くかかってし
まうという問題があった。
おける遅延最適化処理の効果判断手段には、遅延最適化
処理による回路変更部分の全ての出力端のスラックを求
める必要があるため、バッファリング手段を用いて遅延
最適化を行なう場合には回路変更部分の出力端が多数あ
り、スラックを求めるための処理時間が多くかかってし
まうという問題があった。
【０００９】本発明の目的は、前述の問題点に鑑みなさ
れたものであり、遅延削減のための回路変更処理におけ
る遅延削減の効果の判断を高速に行なう方法を提供する
ことにある。
れたものであり、遅延削減のための回路変更処理におけ
る遅延削減の効果の判断を高速に行なう方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の論理合成手法の
特徴は、論理回路のテクノロジマッピングに用いるテク
ノロジライブラリの情報を入力するライブラリ入力処理
と、論理合成対象となる論理回路記述を入力する回路入
力処理と、遅延や面積などの論理回路の制約条件を入力
する制約条件入力処理と、論理の最適化を行なう論理最
適化処理と、与えられた面積制約を満たすことを目的関
数に、テクノロジライブラリブロックを論理回路に割り
当てる面積最適化処理と、与えられた遅延制約を満たす
ことを目的関数に、使用するテクノロジラリブロックの
変更や回路の構成の変更により遅延を最適化する遅延最
適化処理の効果の判断に回路変更による変更部分の入力
側の論理信号到着要求時刻と論理信号到着時刻の差の変
化を用いることを特徴とする高速遅延最適化処理と、処
理効果の論理回路を出力する回路出力処理を有すること
にある。
特徴は、論理回路のテクノロジマッピングに用いるテク
ノロジライブラリの情報を入力するライブラリ入力処理
と、論理合成対象となる論理回路記述を入力する回路入
力処理と、遅延や面積などの論理回路の制約条件を入力
する制約条件入力処理と、論理の最適化を行なう論理最
適化処理と、与えられた面積制約を満たすことを目的関
数に、テクノロジライブラリブロックを論理回路に割り
当てる面積最適化処理と、与えられた遅延制約を満たす
ことを目的関数に、使用するテクノロジラリブロックの
変更や回路の構成の変更により遅延を最適化する遅延最
適化処理の効果の判断に回路変更による変更部分の入力
側の論理信号到着要求時刻と論理信号到着時刻の差の変
化を用いることを特徴とする高速遅延最適化処理と、処
理効果の論理回路を出力する回路出力処理を有すること
にある。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は、本発明の論理合成手法の処理手順
を示す全体処理フローである。
を示す全体処理フローである。
【００１３】ライブラリ入力処理１００ではテクノロジ
ライブラリ情報１０１を読み込み、回路入力処理１０２
では論理合成の対象となる論理回路記述１０３を読み込
み、制約条件入力処理１０４では論理回路記述１０３に
対する制約条件１０５を読み込み、論理最適化処理１０
６では読み込まれた論理回路記述１０３に対して２段論
理最適化や論理多段化の処理等のテクノロジに依存しな
い最適化を行ない、面積最適化処理１０７では制約条件
１０５の面積制約を満たすことを目的関数にテクノロジ
ライブラリブロックを論理回路に割り当て、高速遅延最
適化処理１０８では制約条件１０５の遅延制約を満たす
ことを目的関数に、使用するテクノロジライブラリブロ
ックの変更や回路の構成を変更しテクノロジライブラリ
ブロックの割り当てを変更し、回路出力処理１０９では
論理合成結果の論理回路記述１１０を出力する。
ライブラリ情報１０１を読み込み、回路入力処理１０２
では論理合成の対象となる論理回路記述１０３を読み込
み、制約条件入力処理１０４では論理回路記述１０３に
対する制約条件１０５を読み込み、論理最適化処理１０
６では読み込まれた論理回路記述１０３に対して２段論
理最適化や論理多段化の処理等のテクノロジに依存しな
い最適化を行ない、面積最適化処理１０７では制約条件
１０５の面積制約を満たすことを目的関数にテクノロジ
ライブラリブロックを論理回路に割り当て、高速遅延最
適化処理１０８では制約条件１０５の遅延制約を満たす
ことを目的関数に、使用するテクノロジライブラリブロ
ックの変更や回路の構成を変更しテクノロジライブラリ
ブロックの割り当てを変更し、回路出力処理１０９では
論理合成結果の論理回路記述１１０を出力する。
【００１４】図２は、高速遅延最適化処理１０８の詳細
を示す処理フローである。以下に図２を用いてバッファ
リング手段を用いる場合の高速遅延最適化処理の詳細を
説明する。
を示す処理フローである。以下に図２を用いてバッファ
リング手段を用いる場合の高速遅延最適化処理の詳細を
説明する。
【００１５】遅延解析処理２００では論理合成対象回路
の遅延解析を行ない、全ての素子の論理信号到着時刻と
論理信号到着要求時刻とクリティカルパスをもとめ、ク
リティカルパス判断処理２０１ではクリティカルパスの
有無を判断し、適用部分判断処理２０２ではバッファリ
ング手段の未適用部分の有無の判断およびバッファリン
グ手段を適用する回路変更部分を決定し、スラック保存
処理２０３ではバッファリング手段による回路変更以前
の回路変更部分の入力端の立ち上がりスラックと立ち下
がりスラックの値の小さい方を保存し、遅延最適化回路
変更処理２０４ではバッファリング手段による回路変更
部分の回路構成を仮定し、部分回路遅延解析処理２０５
では遅延最適化回路変更処理２０４で仮定された回路変
更部分の回路構成の出力側から入力側に論理信号到着要
求時刻を伝播し回路変更部分の入力端でのスラックをも
とめ、効果判断処理２０６ではスラック保存処理２０３
で保存されたスラックよりも部分回路遅延解析処理２０
５でもとめた立ち上がりスラックと立ち下がりスラック
がともに大きな値をもつ場合に遅延改善の効果があると
判断し、仮定した回路変更部分の回路構成を論理合成対
象回路に対して適用する。
の遅延解析を行ない、全ての素子の論理信号到着時刻と
論理信号到着要求時刻とクリティカルパスをもとめ、ク
リティカルパス判断処理２０１ではクリティカルパスの
有無を判断し、適用部分判断処理２０２ではバッファリ
ング手段の未適用部分の有無の判断およびバッファリン
グ手段を適用する回路変更部分を決定し、スラック保存
処理２０３ではバッファリング手段による回路変更以前
の回路変更部分の入力端の立ち上がりスラックと立ち下
がりスラックの値の小さい方を保存し、遅延最適化回路
変更処理２０４ではバッファリング手段による回路変更
部分の回路構成を仮定し、部分回路遅延解析処理２０５
では遅延最適化回路変更処理２０４で仮定された回路変
更部分の回路構成の出力側から入力側に論理信号到着要
求時刻を伝播し回路変更部分の入力端でのスラックをも
とめ、効果判断処理２０６ではスラック保存処理２０３
で保存されたスラックよりも部分回路遅延解析処理２０
５でもとめた立ち上がりスラックと立ち下がりスラック
がともに大きな値をもつ場合に遅延改善の効果があると
判断し、仮定した回路変更部分の回路構成を論理合成対
象回路に対して適用する。
【００１６】図３は、バッファリング手段による遅延最
適化のための回路変更の適用例である。本適用例はバッ
ファリング手段としてバッファ挿入手段を用いる。
適化のための回路変更の適用例である。本適用例はバッ
ファリング手段としてバッファ挿入手段を用いる。
【００１７】図３は（ａ）はバッファリング手段適用前
の回路変更部分を示し、図３（ｂ）はバッファリング手
段適用後の回路変更部分を示す。論理素子３００〜３０
６は任意の論理素子である。但し論理素子３００は外部
入力端子またはフリップフロップ等のブロックの出力端
子であってもよく、論理素子３０１〜３０６は外部出力
端子またはフリップフロップ等のブロックの入力端子で
あってもよい。論理信号は論理素子３００から論理素子
３０１〜３０６の方向に伝播するものとする。遅延解析
処理２００の遅延解析結果に対して、クリティカルパス
判断処置２０１がクリティカルパス有りと判断し、適用
部分判断処理２０２が図３（ａ）の部分をバッファリン
グ手段を適用する回路変更部分として決定したとする。
論理素子３００から論理素子３０１への論理信号経路が
クリティカルパスであるとする。
の回路変更部分を示し、図３（ｂ）はバッファリング手
段適用後の回路変更部分を示す。論理素子３００〜３０
６は任意の論理素子である。但し論理素子３００は外部
入力端子またはフリップフロップ等のブロックの出力端
子であってもよく、論理素子３０１〜３０６は外部出力
端子またはフリップフロップ等のブロックの入力端子で
あってもよい。論理信号は論理素子３００から論理素子
３０１〜３０６の方向に伝播するものとする。遅延解析
処理２００の遅延解析結果に対して、クリティカルパス
判断処置２０１がクリティカルパス有りと判断し、適用
部分判断処理２０２が図３（ａ）の部分をバッファリン
グ手段を適用する回路変更部分として決定したとする。
論理素子３００から論理素子３０１への論理信号経路が
クリティカルパスであるとする。
【００１８】スラック保存処理２０３により論理素子３
００の立ち上がりスラックと立ち下がりスラックの値の
小さい方を保存する。遅延最適化回路変更処理２０４に
より論理素子３００の出力に直接接続される負荷容量を
削減するためにバッファ素子３０７を論理素子３００に
接続し、論理素子３０４〜３０６の接続を論理素子３０
０からバッファ素子３０７に変更すると仮定する。
００の立ち上がりスラックと立ち下がりスラックの値の
小さい方を保存する。遅延最適化回路変更処理２０４に
より論理素子３００の出力に直接接続される負荷容量を
削減するためにバッファ素子３０７を論理素子３００に
接続し、論理素子３０４〜３０６の接続を論理素子３０
０からバッファ素子３０７に変更すると仮定する。
【００１９】部分回路遅延解析処理２０５により仮定さ
れた回路変更部分の回路構成に対して出力側から入力側
に論理信号到着要求時刻を伝播し、論理素子３００のス
ラックをもとめる。効果判断処理２０６によりスラック
保存処理２０３で保存されたスラックより部分回路遅延
解析処理２０５により求めた論理素子３００の立ち上が
りスラックと立ち下がりスラックが共に大きな値をもつ
場合には遅延削減の効果があったと判断し、仮定した回
路変更部分の回路構成を論理合成対象回路に対して適用
する。
れた回路変更部分の回路構成に対して出力側から入力側
に論理信号到着要求時刻を伝播し、論理素子３００のス
ラックをもとめる。効果判断処理２０６によりスラック
保存処理２０３で保存されたスラックより部分回路遅延
解析処理２０５により求めた論理素子３００の立ち上が
りスラックと立ち下がりスラックが共に大きな値をもつ
場合には遅延削減の効果があったと判断し、仮定した回
路変更部分の回路構成を論理合成対象回路に対して適用
する。
【００２０】図４は、バッファリング手段による遅延最
適化のための回路変更の他の適用例である。本適用例は
バッファリング手段として回路二重化手段を用いる。
適化のための回路変更の他の適用例である。本適用例は
バッファリング手段として回路二重化手段を用いる。
【００２１】図４（ａ）はバッファリング手段適用前の
回路変更部分を示し、図４（ｂ）はバッファリング手段
適用後の回路変更部分を示す。４００〜４０８は任意の
論理素子である。但し論理素子４００，４０１は外部入
力端子またはフリップフロップ等のブロックの出力端子
であってもよく、論理素子４０３〜４０８は外部出力端
子またはフリップロップ等のブロックの入力端子であっ
てもよい。論理信号は論理素子４００から論理素子４０
２〜４０８の方向に伝播するものとする。
回路変更部分を示し、図４（ｂ）はバッファリング手段
適用後の回路変更部分を示す。４００〜４０８は任意の
論理素子である。但し論理素子４００，４０１は外部入
力端子またはフリップフロップ等のブロックの出力端子
であってもよく、論理素子４０３〜４０８は外部出力端
子またはフリップロップ等のブロックの入力端子であっ
てもよい。論理信号は論理素子４００から論理素子４０
２〜４０８の方向に伝播するものとする。
【００２２】遅延解析処理２００の遅延解析結果に対し
て、クリティカルパス判断処理２０１がクリティカルパ
ス有りと判断し、適用部分判断処理２０２が図４（ａ）
の部分をバッファリング手段を適用する回路変更部分と
して決定したとする。論理素子４００から論理素子４０
２を通過し論理素子４０３への論理信号経路がクリティ
カルパスであるとする。
て、クリティカルパス判断処理２０１がクリティカルパ
ス有りと判断し、適用部分判断処理２０２が図４（ａ）
の部分をバッファリング手段を適用する回路変更部分と
して決定したとする。論理素子４００から論理素子４０
２を通過し論理素子４０３への論理信号経路がクリティ
カルパスであるとする。
【００２３】スラック保存処理２０３により論理素子４
００の立ち上がりスラックと立ち下がりスラックの値の
小さい方を保存する。遅延最適化回路変更処理２０４に
より論理素子４０２の出力に直接接続される負荷容量を
削減するために、論理素子４０２と同じ論理を持つ論理
素子４０９をその出力論理が論理素子４０２と同一にな
るように論理素子４００，４０１を論理素子４０９に接
続し、論理素子４０３の接続を論理素子４０２から論理
素子４０９に変更すると仮定する。
００の立ち上がりスラックと立ち下がりスラックの値の
小さい方を保存する。遅延最適化回路変更処理２０４に
より論理素子４０２の出力に直接接続される負荷容量を
削減するために、論理素子４０２と同じ論理を持つ論理
素子４０９をその出力論理が論理素子４０２と同一にな
るように論理素子４００，４０１を論理素子４０９に接
続し、論理素子４０３の接続を論理素子４０２から論理
素子４０９に変更すると仮定する。
【００２４】部分回路遅延解析処理２０５により仮定さ
れた回路変更を行なった場合の論理素子４００のスラッ
クをもとめる。効果判断処理２０６により、スラック保
存処理２０３により保存された回路変更前のスラックよ
りも回路変更後の論理素子４００の立ち上がりスラック
立ち下がりスラックが共に大きな値をもつ場合には、遅
延削減の効果があったと判断し、仮定した回路変更を論
理合成対象回路に対して適用する。
れた回路変更を行なった場合の論理素子４００のスラッ
クをもとめる。効果判断処理２０６により、スラック保
存処理２０３により保存された回路変更前のスラックよ
りも回路変更後の論理素子４００の立ち上がりスラック
立ち下がりスラックが共に大きな値をもつ場合には、遅
延削減の効果があったと判断し、仮定した回路変更を論
理合成対象回路に対して適用する。
【発明の効果】以上説明したように、バッファリング手
段を用いて遅延最適化処理を行なう場合、従来の論理合
成手法における遅延最適化処理の効果の判断手段では回
路変更部分の全ての出力端のスラックをもとめ、さらに
その最悪値をもとめる必要があるのに対し、本発明では
一箇所の入力端のスラックをもとめるのみで遅延最適化
処理の効果の判断を行なえるため、処理時間を削減でき
るという効果をもつ。また、バッファリング手段以外の
遅延最適化のための回路変更を行なう場合で、回路変更
部分の出力端数が入力端数を越えるような場合にも本発
明は有効である。
段を用いて遅延最適化処理を行なう場合、従来の論理合
成手法における遅延最適化処理の効果の判断手段では回
路変更部分の全ての出力端のスラックをもとめ、さらに
その最悪値をもとめる必要があるのに対し、本発明では
一箇所の入力端のスラックをもとめるのみで遅延最適化
処理の効果の判断を行なえるため、処理時間を削減でき
るという効果をもつ。また、バッファリング手段以外の
遅延最適化のための回路変更を行なう場合で、回路変更
部分の出力端数が入力端数を越えるような場合にも本発
明は有効である。
【００２５】
【図１】本発明の全体処理フローを示す図である。
【図２】遅延最適化処理の詳細処理フローを示す図であ
る。
る。
【図３】本発明の第１の実施例を示すブロック図であ
る。
る。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
１００ ライブラリ入力処理 １０１ テクノロジライブラリ情報 １０２ 回路入力処理 １０３ 論理回路記述 １０４ 制約条件入力処理 １０５ 制約条件 １０６ 論理最適化処理 １０７ 面積最適化処理 １０８ 高速遅延最適化処理 １０９ 回路出力処理 １１０ 論理回路記述 ２００ 遅延解析処理 ２０１ クリティカルパス判断処理 ２０２ 適用部分判断処理 ２０３ スラック保存処理 ２０４ 遅延最適化回路変更処理 ２０５ 部分回路遅延解析処理 ２０６ 効果判断処理 ３００〜３０６ 論理素子 ３０７ バッファ素子 ４００〜４０９ 論理素子
Claims (1)
- 【請求項１】 遅延制約の制約条件を満たさないクリテ
ィカルパスを論理回路中に有するときに、前記クリティ
カルパス上の一部又は全部およびその周辺の回路を含む
部分回路に対して、前記論理回路の論理を変更すること
なく回路構成を変更することにより前記遅延を変更し、
前記遅延の制約条件を満たすことを目的関数とする遅延
最適化処理を備える論理合成手法において、前記論理回
路のテクノロジマッピングに用いるテクノロジライブラ
リの情報を入力するライブラリ入力処理と、論理合成対
象となる論理回路記述を入力する回路入力処理と、遅延
や面積などの前記論理回路の前記制約条件を入力する制
約条件入力処理と、論理の最適化を行なう論理最適化処
理と、与えられた面積制約を満たすことを目的関数に、
テクノロジライブラリブロックを前記論理回路に割り当
てる面積最適化処理と、与えられた前記遅延制約を満た
すことを目的関数に、使用する前記テクノロジライブラ
リブロックの変更や前記論理回路の構成の変更により遅
延を最適化する遅延最適化処理の効果の判断に回路変更
による変更部分の入力側の論理信号到着要求時刻と論理
信号到着時刻の差の変化を用いることを特徴とする高速
遅延最適化処理と、処理結果の論理回路を出力する回路
出力処理を有する論理合成手法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173922A JP2924464B2 (ja) | 1992-07-01 | 1992-07-01 | 論理合成手法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173922A JP2924464B2 (ja) | 1992-07-01 | 1992-07-01 | 論理合成手法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0619999A true JPH0619999A (ja) | 1994-01-28 |
| JP2924464B2 JP2924464B2 (ja) | 1999-07-26 |
Family
ID=15969566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4173922A Expired - Lifetime JP2924464B2 (ja) | 1992-07-01 | 1992-07-01 | 論理合成手法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924464B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3921549A1 (de) * | 1989-06-30 | 1991-01-10 | Abs Pumpen Ag | Tauchmotorpumpe |
| WO2002009816A1 (fr) | 2000-07-27 | 2002-02-07 | Tuyosi Matoba | Dispositif permettant d'abaisser et de porter a partir d'un emplacement sureleve |
| US9542519B2 (en) | 2014-12-01 | 2017-01-10 | Socionext Inc. | Method and design apparatus |
-
1992
- 1992-07-01 JP JP4173922A patent/JP2924464B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3921549A1 (de) * | 1989-06-30 | 1991-01-10 | Abs Pumpen Ag | Tauchmotorpumpe |
| WO2002009816A1 (fr) | 2000-07-27 | 2002-02-07 | Tuyosi Matoba | Dispositif permettant d'abaisser et de porter a partir d'un emplacement sureleve |
| US9542519B2 (en) | 2014-12-01 | 2017-01-10 | Socionext Inc. | Method and design apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924464B2 (ja) | 1999-07-26 |
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