JPH06195229A - パイプラインプロセッサにおける割込み処理のための装置 - Google Patents
パイプラインプロセッサにおける割込み処理のための装置Info
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- JPH06195229A JPH06195229A JP5233580A JP23358093A JPH06195229A JP H06195229 A JPH06195229 A JP H06195229A JP 5233580 A JP5233580 A JP 5233580A JP 23358093 A JP23358093 A JP 23358093A JP H06195229 A JPH06195229 A JP H06195229A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
- G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers
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Abstract
(57)【要約】
【構成】 第１アドレス記憶手段７２がシフトレジスタ
８４の複数段のうちの所定の段にオペランドデータを入
力することにより、第１命令に対応する結果データが命
令実行手段５０から出力されるのとほぼ同時に、第１命
令のオペランドアドレスがシフトレジスタから出力され
る。第２命令のオペランドアドレスがシフトレジスタに
記憶されたオペランドアドレスと一致している場合は、
第２命令の発行は禁止される。関数処理が実行された時
に例外が発生しない限り、浮動小数点レジスタ記憶制御
手段が第１命令に対応する結果データを浮動小数点レジ
スタに記憶する。しかし、例外が発生した時には、誤り
である可能性が高い値によって旧のオペランド値が破壊
されてしまわないように、浮動小数点レジスタ記憶制御
手段１０４が結果データの浮動小数点レジスタへの記憶
を禁止する。 【効果】 例外状態が検出された時にも命令の同時実行
が可能となり、従来より一層処理速度を向上することが
できる。
８４の複数段のうちの所定の段にオペランドデータを入
力することにより、第１命令に対応する結果データが命
令実行手段５０から出力されるのとほぼ同時に、第１命
令のオペランドアドレスがシフトレジスタから出力され
る。第２命令のオペランドアドレスがシフトレジスタに
記憶されたオペランドアドレスと一致している場合は、
第２命令の発行は禁止される。関数処理が実行された時
に例外が発生しない限り、浮動小数点レジスタ記憶制御
手段が第１命令に対応する結果データを浮動小数点レジ
スタに記憶する。しかし、例外が発生した時には、誤り
である可能性が高い値によって旧のオペランド値が破壊
されてしまわないように、浮動小数点レジスタ記憶制御
手段１０４が結果データの浮動小数点レジスタへの記憶
を禁止する。 【効果】 例外状態が検出された時にも命令の同時実行
が可能となり、従来より一層処理速度を向上することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、パイプライン制御によ
り命令の実行処理の高速化を図っているパイプラインプ
ロセッサにおいて割込み処理を行うための装置に関す
る。
り命令の実行処理の高速化を図っているパイプラインプ
ロセッサにおいて割込み処理を行うための装置に関す
る。
【０００２】
【従来の技術】伝統的なコンピュータアーキテクチャ
は、命令の発行と実行が連続的に行われるシーケンシャ
ルモデルに基礎を置くものであった。即ち、各命令は、
次の命令が開始される前に完了される。このモデルに従
ったエラー回復は非常に容易である。というのは、割込
みが検出された時点におけるプログラムカウンタ、汎用
レジスタ、メインメモリ等の状態は予め決められてお
り、連続的に実行される最後の命令と矛盾が生じないか
らである。従って、連続的に実行される最後の命令のす
ぐ後のプログラム命令を実行することによって処理が容
易に再開される。
は、命令の発行と実行が連続的に行われるシーケンシャ
ルモデルに基礎を置くものであった。即ち、各命令は、
次の命令が開始される前に完了される。このモデルに従
ったエラー回復は非常に容易である。というのは、割込
みが検出された時点におけるプログラムカウンタ、汎用
レジスタ、メインメモリ等の状態は予め決められてお
り、連続的に実行される最後の命令と矛盾が生じないか
らである。従って、連続的に実行される最後の命令のす
ぐ後のプログラム命令を実行することによって処理が容
易に再開される。
【０００３】技術の進歩に伴って、複数の命令が同時に
実行段階にあるパイプラインプロセッサが開発された。
パイプライン化された命令の処理状態はシーケンシャル
アーキテクチャモデルの命令とは異なる。つまり、割込
みが検出された時の処理状態は全ての命令が連続的に実
行された時の状態とは一致しない。この結果、処理の再
開は不可能ではないまでも非常に困難である。
実行段階にあるパイプラインプロセッサが開発された。
パイプライン化された命令の処理状態はシーケンシャル
アーキテクチャモデルの命令とは異なる。つまり、割込
みが検出された時の処理状態は全ての命令が連続的に実
行された時の状態とは一致しない。この結果、処理の再
開は不可能ではないまでも非常に困難である。
【０００４】パイプラインプロセッサにおいて割込み処
理を行うための技術は、例えば、James E. Smith達によ
る「パイプラインプロセッサにおける正確な割込み処理
の実行」 EEE TRANSACTIONS on Computers 第３７巻Ｎ
ｏ．５（１９８８年５月発行）の第５６２〜５７３頁に
開示されている。ここに開示された一つの方法（結果シ
フトレジスタ法）において、ある命令によって処理状態
が変化するのは、その命令の前に発行されたすべての命
令が例外状態(exception conditions)を発生しなかった
場合だけである。これを達成するために、命令の実行を
制御すべくＮ段の結果シフトレジスタが使用されてい
る。ここでＮは一つの命令を実行するのに必要なクロッ
ク数の最大値である。ｉクロックを必要とする命令は、
発行された時に結果シフトレジスタのｉ段目に制御情報
を置く。この制御情報は１クロック毎に１段ずつ１段目
の方へシフトダウンされる。制御情報が１段目に達すれ
ば、次のクロック周期でこの情報は、命令によって発生
した結果データがそのとき正しい結果レジスタに記憶さ
れるようにハードウェアを制御するために使用される。
理を行うための技術は、例えば、James E. Smith達によ
る「パイプラインプロセッサにおける正確な割込み処理
の実行」 EEE TRANSACTIONS on Computers 第３７巻Ｎ
ｏ．５（１９８８年５月発行）の第５６２〜５７３頁に
開示されている。ここに開示された一つの方法（結果シ
フトレジスタ法）において、ある命令によって処理状態
が変化するのは、その命令の前に発行されたすべての命
令が例外状態(exception conditions)を発生しなかった
場合だけである。これを達成するために、命令の実行を
制御すべくＮ段の結果シフトレジスタが使用されてい
る。ここでＮは一つの命令を実行するのに必要なクロッ
ク数の最大値である。ｉクロックを必要とする命令は、
発行された時に結果シフトレジスタのｉ段目に制御情報
を置く。この制御情報は１クロック毎に１段ずつ１段目
の方へシフトダウンされる。制御情報が１段目に達すれ
ば、次のクロック周期でこの情報は、命令によって発生
した結果データがそのとき正しい結果レジスタに記憶さ
れるようにハードウェアを制御するために使用される。
【０００５】先に発行された命令の制御情報がｊ段目
（ｊ＞ｉ）に置かれている場合に、命令が処理状態を順
序正しく変化させることを確実にするためには、その命
令の制御情報をｉ段目に置いてはならない。このよう
に、ｊ段目に制御情報を置く命令が発行されるとｊ以下
の段が全て確保される。その後、確保された段を指定す
る命令が発行された場合は、指定された段の確保が解除
されるまで、その命令は発行ステージで待機しなければ
ならない。
（ｊ＞ｉ）に置かれている場合に、命令が処理状態を順
序正しく変化させることを確実にするためには、その命
令の制御情報をｉ段目に置いてはならない。このよう
に、ｊ段目に制御情報を置く命令が発行されるとｊ以下
の段が全て確保される。その後、確保された段を指定す
る命令が発行された場合は、指定された段の確保が解除
されるまで、その命令は発行ステージで待機しなければ
ならない。
【０００６】上記の方法の主たる問題点は、速い命令
が、他の命令と独立して別個に発行可能であっても、発
行レジスタのところで停止してしまうことにある。更
に、停止した命令が、その後におそらく発行可能な遅い
命令の発行レジスタをも塞いでしまう。
が、他の命令と独立して別個に発行可能であっても、発
行レジスタのところで停止してしまうことにある。更
に、停止した命令が、その後におそらく発行可能な遅い
命令の発行レジスタをも塞いでしまう。
【０００７】開示された別の方法（リオーダバッファ
法）は、命令の順番通りでない完了を許容することによ
り問題点を解決するものであるが、結果シフトレジスタ
に加えてリオーダ(reorder) バッファと呼ばれる特殊な
循環バッファを使用して、命令が処理状態を変化させる
前に命令の順番を再編成する。命令が発行される毎に、
この命令によって発生する結果データのために確保され
た領域を含む次の連続するリオーダバッファ段に制御情
報がロードされる。このようにリオーダバッファへのエ
ントリによって発行シーケンスが保存される。命令に対
応するリオーダバッファのエントリを識別するために、
適当な結果シフトレジスタ段にタグが置かれる。
法）は、命令の順番通りでない完了を許容することによ
り問題点を解決するものであるが、結果シフトレジスタ
に加えてリオーダ(reorder) バッファと呼ばれる特殊な
循環バッファを使用して、命令が処理状態を変化させる
前に命令の順番を再編成する。命令が発行される毎に、
この命令によって発生する結果データのために確保され
た領域を含む次の連続するリオーダバッファ段に制御情
報がロードされる。このようにリオーダバッファへのエ
ントリによって発行シーケンスが保存される。命令に対
応するリオーダバッファのエントリを識別するために、
適当な結果シフトレジスタ段にタグが置かれる。
【０００８】一つの命令が完了すると、結果データと例
外状態とがリオーダバッファに記憶される。リオーダバ
ッファの先頭のエントリに有効な結果がある（それに対
応する命令が完了している）場合は、例外データがチェ
ックされる。例外データが無い場合は、結果データがレ
ジスタに書き込まれる。例外データがある場合は、命令
の発行が停止され、以降のレジスタファイルへの書き込
みがすべて禁止される。
外状態とがリオーダバッファに記憶される。リオーダバ
ッファの先頭のエントリに有効な結果がある（それに対
応する命令が完了している）場合は、例外データがチェ
ックされる。例外データが無い場合は、結果データがレ
ジスタに書き込まれる。例外データがある場合は、命令
の発行が停止され、以降のレジスタファイルへの書き込
みがすべて禁止される。
【０００９】この方法は前述の結果レジスタ法の改良で
はあるが、この方法においても性能の低下は免れない。
例えば、互いに独立した命令であるにもかかわらず、後
に完了する前の命令によってレジスタファイルが更新さ
れるまで、順番から外れて発生した計算結果がリオーダ
バッファに保持される。更に、リオーダバッファに保持
されている結果の影響を受ける命令は、結果がレジスタ
ファイルに書き込まれるまで発行することができない。
はあるが、この方法においても性能の低下は免れない。
例えば、互いに独立した命令であるにもかかわらず、後
に完了する前の命令によってレジスタファイルが更新さ
れるまで、順番から外れて発生した計算結果がリオーダ
バッファに保持される。更に、リオーダバッファに保持
されている結果の影響を受ける命令は、結果がレジスタ
ファイルに書き込まれるまで発行することができない。
【００１０】開示された第３の方法（履歴バッファ法）
は、上述の結果レジスタ法と記録バッファ法との両方の
問題点を解決しようとするものである。この方法によれ
ば、計算結果は作業レジスタファイルに置かれるが、例
外状態が発生したときに正確な状態を回復するのに十分
な情報は履歴(history) バッファに記憶される。この履
歴バッファは前述のリオーダバッファとよく似た構造及
び機能を有する。命令が発行されると、履歴バッファの
エントリに制御情報がロードされ、目的地レジスタの現
在値（発行命令によってオーバーライトされる）がレジ
スタファイルから読み出されてバッファエントリに書き
込まれる。命令によって発生した結果は命令が完了する
時にレジスタファイルに直接書き込まれる。例外データ
は履歴バッファに書き込まれる。履歴バッファの先頭の
エントリから、例外状態を発生せずに完了したことがわ
かる場合は、それ以降の履歴バッファエントリは不要で
あり、そのバッファ位置は他に使用できる。
は、上述の結果レジスタ法と記録バッファ法との両方の
問題点を解決しようとするものである。この方法によれ
ば、計算結果は作業レジスタファイルに置かれるが、例
外状態が発生したときに正確な状態を回復するのに十分
な情報は履歴(history) バッファに記憶される。この履
歴バッファは前述のリオーダバッファとよく似た構造及
び機能を有する。命令が発行されると、履歴バッファの
エントリに制御情報がロードされ、目的地レジスタの現
在値（発行命令によってオーバーライトされる）がレジ
スタファイルから読み出されてバッファエントリに書き
込まれる。命令によって発生した結果は命令が完了する
時にレジスタファイルに直接書き込まれる。例外データ
は履歴バッファに書き込まれる。履歴バッファの先頭の
エントリから、例外状態を発生せずに完了したことがわ
かる場合は、それ以降の履歴バッファエントリは不要で
あり、そのバッファ位置は他に使用できる。
【００１１】バッファの先頭エントリに例外状態が検出
された場合は、バッファはホールドされ、命令の発行は
すぐに中断され、パイプラインにある命令はキャンセル
される。次に、能動状態のバッファエントリが最後から
先頭へ順に空にされ、履歴値(history values)はそれぞ
れの対応するレジスタへ戻される。その後、例外状態を
発生させた命令とそれに続くすべての命令とを再発行す
ることによってプログラムが再開される。この方法の主
な欠点は、例外状態が検出された時にパイプラインレジ
スタにある命令がキャンセルされることである。つま
り、キャンセルされた命令は、例外状態が検出された時
に正常に完了していたとしても、システムが再開する時
に再実行されることになる。
された場合は、バッファはホールドされ、命令の発行は
すぐに中断され、パイプラインにある命令はキャンセル
される。次に、能動状態のバッファエントリが最後から
先頭へ順に空にされ、履歴値(history values)はそれぞ
れの対応するレジスタへ戻される。その後、例外状態を
発生させた命令とそれに続くすべての命令とを再発行す
ることによってプログラムが再開される。この方法の主
な欠点は、例外状態が検出された時にパイプラインレジ
スタにある命令がキャンセルされることである。つま
り、キャンセルされた命令は、例外状態が検出された時
に正常に完了していたとしても、システムが再開する時
に再実行されることになる。
【００１２】
【発明が解決しようとする課題】以上のように、従来の
各種の方法は解決すべきそれぞれの欠点を有するもので
あった。そこで本発明の目的は、従来の方法をさらに改
良して、命令がシーケンスを外れて完了すことを可能に
すると共に、例外状態が検出された時にも命令の同時実
行を可能にするパイプラインプロセッサにおける割込み
処理のための装置を提供することにある。
各種の方法は解決すべきそれぞれの欠点を有するもので
あった。そこで本発明の目的は、従来の方法をさらに改
良して、命令がシーケンスを外れて完了すことを可能に
すると共に、例外状態が検出された時にも命令の同時実
行を可能にするパイプラインプロセッサにおける割込み
処理のための装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明によるパイプライ
ンプロセッサにおける割込み処理のための装置の主な特
徴は、第１メモリと第２メモリと第３メモリとを備え、
第１メモリは、アドレス指定可能な複数の第１メモリ記
憶素子と、その複数の第１メモリ記憶素子の一つをアド
レス指定するのに用いられる第１アドレスを第１命令か
ら受け取るための第１アドレス入力手段と、前記複数の
第１メモリ記憶素子の一つをアドレス指定するのに使用
される第２アドレスを前記第１命令から受け取るための
第２アドレス入力手段と、複数の第１メモリ配列の一つ
をアドレス指定するのに使用される第３アドレスを受け
取るための第３アドレス入力手段と、前記第１及び第２
アドレスによってアドレス指定された前記第１メモリ記
憶素子に記憶されたデータを出力するための第１メモリ
出力手段と、その第１メモリ出力手段に接続され第１メ
モリ出力手段から出力されたデータに関数処理を行い結
果データを生成する命令実行手段とを有し、第２メモリ
は、複数の第２メモリ記憶素子と、前記第１アドレス入
力手段と前記第２メモリとに接続され前記第１アドレス
を前記複数の第２メモリ記憶素子のうちの選択された一
つに記憶する第１アドレス記憶手段と、前記第２メモリ
に接続され記憶された前記第１アドレスを第３アドレス
として出力する第２メモリ出力手段と、その第２メモリ
出力手段と前記第３アドレス入力手段とに接続され前記
結果データを前記第３アドレスによってアドレス指定さ
れた前記第１メモリ記憶素子に選択的に記憶する第１メ
モリ記憶制御手段とを有し、第３メモリは、アドレス指
定可能な複数の第３メモリ記憶素子と、前記複数の第３
メモリ記憶素子の一つをアドレス指定するのに用いられ
る第４アドレスを受け取るための第４アドレス入力手段
と、前記第１メモリ出力手段と前記第４アドレス入力手
段とに接続され前記第２アドレスによってアドレス指定
された前記１メモリ記憶素子からの出力データを前記第
４アドレスによってアドレス指定された前記第３メモリ
記憶素子に記憶する第３メモリデータ記憶手段とを有し
ている点にある。
ンプロセッサにおける割込み処理のための装置の主な特
徴は、第１メモリと第２メモリと第３メモリとを備え、
第１メモリは、アドレス指定可能な複数の第１メモリ記
憶素子と、その複数の第１メモリ記憶素子の一つをアド
レス指定するのに用いられる第１アドレスを第１命令か
ら受け取るための第１アドレス入力手段と、前記複数の
第１メモリ記憶素子の一つをアドレス指定するのに使用
される第２アドレスを前記第１命令から受け取るための
第２アドレス入力手段と、複数の第１メモリ配列の一つ
をアドレス指定するのに使用される第３アドレスを受け
取るための第３アドレス入力手段と、前記第１及び第２
アドレスによってアドレス指定された前記第１メモリ記
憶素子に記憶されたデータを出力するための第１メモリ
出力手段と、その第１メモリ出力手段に接続され第１メ
モリ出力手段から出力されたデータに関数処理を行い結
果データを生成する命令実行手段とを有し、第２メモリ
は、複数の第２メモリ記憶素子と、前記第１アドレス入
力手段と前記第２メモリとに接続され前記第１アドレス
を前記複数の第２メモリ記憶素子のうちの選択された一
つに記憶する第１アドレス記憶手段と、前記第２メモリ
に接続され記憶された前記第１アドレスを第３アドレス
として出力する第２メモリ出力手段と、その第２メモリ
出力手段と前記第３アドレス入力手段とに接続され前記
結果データを前記第３アドレスによってアドレス指定さ
れた前記第１メモリ記憶素子に選択的に記憶する第１メ
モリ記憶制御手段とを有し、第３メモリは、アドレス指
定可能な複数の第３メモリ記憶素子と、前記複数の第３
メモリ記憶素子の一つをアドレス指定するのに用いられ
る第４アドレスを受け取るための第４アドレス入力手段
と、前記第１メモリ出力手段と前記第４アドレス入力手
段とに接続され前記第２アドレスによってアドレス指定
された前記１メモリ記憶素子からの出力データを前記第
４アドレスによってアドレス指定された前記第３メモリ
記憶素子に記憶する第３メモリデータ記憶手段とを有し
ている点にある。
【００１４】又、前記関数処理が実行された時に例外が
発生したか否かを示す例外データを生成する例外手段を
前記命令実行手段が有し、前記第１メモリ記憶制御手段
は、前記第１メモリと前記例外手段とに接続された禁止
手段を有し、この禁止手段は、前記関数処理が実行され
た時に例外が発生したことを前記例外データが示してい
る場合に、前記第３アドレスによってアドレス指定され
た前記第１メモリ記憶素子に前記結果データを記憶する
ことを禁止するように構成されていることが好ましい。
発生したか否かを示す例外データを生成する例外手段を
前記命令実行手段が有し、前記第１メモリ記憶制御手段
は、前記第１メモリと前記例外手段とに接続された禁止
手段を有し、この禁止手段は、前記関数処理が実行され
た時に例外が発生したことを前記例外データが示してい
る場合に、前記第３アドレスによってアドレス指定され
た前記第１メモリ記憶素子に前記結果データを記憶する
ことを禁止するように構成されていることが好ましい。
【００１５】さらに、前記第１アドレス入力手段と前記
第２アドレス入力手段とに接続され、各命令の第１アド
レスを前記第１アドレス入力手段に伝送することによ
り、かつ、各命令の第２アドレスを前記第２アドレス入
力手段に伝送することにより、命令を発行するための命
令発行手段や、前記命令発行手段と前記第２メモリとに
接続され、第２命令の第１アドレスが前記第２メモリに
記憶された第１アドレスに一致した場合に、前記第２命
令の発行を禁止する発行制御手段を備えていることが好
ましい。その他の好ましい具体構成については後述す
る。
第２アドレス入力手段とに接続され、各命令の第１アド
レスを前記第１アドレス入力手段に伝送することによ
り、かつ、各命令の第２アドレスを前記第２アドレス入
力手段に伝送することにより、命令を発行するための命
令発行手段や、前記命令発行手段と前記第２メモリとに
接続され、第２命令の第１アドレスが前記第２メモリに
記憶された第１アドレスに一致した場合に、前記第２命
令の発行を禁止する発行制御手段を備えていることが好
ましい。その他の好ましい具体構成については後述す
る。
【００１６】
【作用】第１アドレス入力手段が第１命令からＢオペラ
ンドアドレスを受け取り、第２アドレス入力手段が第１
命令からＡオペランドアドレスを受け取る。Ａ及びＢオ
ペランドアドレスは、複数の第１メモリ記憶素子である
浮動小数点レジスタ記憶素子の一つをアドレス指定する
のに使用される。第１メモリ出力手段である浮動小数点
レジスタ出力手段がＡ及びＢオペランドアドレスによっ
てアドレス指定されたオペランドデータを出力する。
ンドアドレスを受け取り、第２アドレス入力手段が第１
命令からＡオペランドアドレスを受け取る。Ａ及びＢオ
ペランドアドレスは、複数の第１メモリ記憶素子である
浮動小数点レジスタ記憶素子の一つをアドレス指定する
のに使用される。第１メモリ出力手段である浮動小数点
レジスタ出力手段がＡ及びＢオペランドアドレスによっ
てアドレス指定されたオペランドデータを出力する。
【００１７】命令実行手段が、浮動小数点レジスタから
出力されたオペランドデータに基づいて、第１命令によ
って指定された関数処理を実行して結果データを生成す
る。命令実行手段が有する例外手段は、関数処理が実行
された時に例外が発生したか否かを示す例外データを生
成する。
出力されたオペランドデータに基づいて、第１命令によ
って指定された関数処理を実行して結果データを生成す
る。命令実行手段が有する例外手段は、関数処理が実行
された時に例外が発生したか否かを示す例外データを生
成する。
【００１８】第２メモリであるシフトレジスタが有する
複数の記憶素子が、アドレスと制御情報とを記憶する。
第１アドレス記憶手段が複数のシフトレジスタ記憶素子
のうちの選択された一つの素子にＢオペランドデータを
入力することにより、第１命令に対応する結果データが
命令実行手段から出力されるのとほぼ同時に、記憶され
た第１命令のＢオペランドアドレスがシフトレジスタ出
力手段から出力される。第２命令のＡオペランドアドレ
ス又はＢオペランドアドレスがシフトレジスタに記憶さ
れたＢオペランドアドレスと一致している場合は、この
第２命令の発行は禁止される。この状況では第１命令に
対する依存性が存在するからである。
複数の記憶素子が、アドレスと制御情報とを記憶する。
第１アドレス記憶手段が複数のシフトレジスタ記憶素子
のうちの選択された一つの素子にＢオペランドデータを
入力することにより、第１命令に対応する結果データが
命令実行手段から出力されるのとほぼ同時に、記憶され
た第１命令のＢオペランドアドレスがシフトレジスタ出
力手段から出力される。第２命令のＡオペランドアドレ
ス又はＢオペランドアドレスがシフトレジスタに記憶さ
れたＢオペランドアドレスと一致している場合は、この
第２命令の発行は禁止される。この状況では第１命令に
対する依存性が存在するからである。
【００１９】浮動小数点レジスタが有するアドレス入力
手段は、シフトレジスタ出力手段から出力されたＢオペ
ランドアドレスを受け取る。関数処理が実行された時に
例外が発生しない限り、第１メモリ記憶制御手段である
浮動小数点レジスタ記憶制御手段が第１命令に対応する
結果データを前述の記憶された第１命令Ｂオペランドア
ドレスによってアドレス指定された浮動小数点レジスタ
記憶素子に記憶する。しかし、例外が発生した時には、
誤りである可能性が高い値によって旧のＢオペランド値
が破壊されてしまわないように、浮動小数点レジスタ記
憶制御手段は結果データの浮動小数点レジスタへの記憶
を禁止する。
手段は、シフトレジスタ出力手段から出力されたＢオペ
ランドアドレスを受け取る。関数処理が実行された時に
例外が発生しない限り、第１メモリ記憶制御手段である
浮動小数点レジスタ記憶制御手段が第１命令に対応する
結果データを前述の記憶された第１命令Ｂオペランドア
ドレスによってアドレス指定された浮動小数点レジスタ
記憶素子に記憶する。しかし、例外が発生した時には、
誤りである可能性が高い値によって旧のＢオペランド値
が破壊されてしまわないように、浮動小数点レジスタ記
憶制御手段は結果データの浮動小数点レジスタへの記憶
を禁止する。
【００２０】第３メモリであるオペランドキュー（待ち
行列）が、オペランドデータを記憶するための複数の記
憶素子を有している。第４アドレス入力手段がオペラン
ドキューのためのライトアドレスを受け取り、第５アド
レス入力手段がオペランドキューのためのリードアドレ
スを受け取る。ライトアドレス及びリードアドレスは、
複数の第３メモリ記憶素子であるオペランドキュー記憶
素子の一つをアドレス指定するのに使用される。オペラ
ンドキューデータ記憶手段が、浮動小数点レジスタから
出力されたＡオペランドデータをライトアドレスによっ
てアドレス指定されたオペランドキュー記憶素子に記憶
し、オペランドキュー出力手段が、リードアドレスによ
ってアドレス指定されたＡオペランド記憶データを出力
する。
行列）が、オペランドデータを記憶するための複数の記
憶素子を有している。第４アドレス入力手段がオペラン
ドキューのためのライトアドレスを受け取り、第５アド
レス入力手段がオペランドキューのためのリードアドレ
スを受け取る。ライトアドレス及びリードアドレスは、
複数の第３メモリ記憶素子であるオペランドキュー記憶
素子の一つをアドレス指定するのに使用される。オペラ
ンドキューデータ記憶手段が、浮動小数点レジスタから
出力されたＡオペランドデータをライトアドレスによっ
てアドレス指定されたオペランドキュー記憶素子に記憶
し、オペランドキュー出力手段が、リードアドレスによ
ってアドレス指定されたＡオペランド記憶データを出力
する。
【００２１】第４メモリであるトラップキューが備えら
れ、例外データを出力した命令に対応するＡオペランド
データを記憶するための複数の記憶素子を有している。
第６アドレス入力手段がトラップキューのためのライト
アドレスを受け取り、第７アドレス入力手段がトラップ
キューのためのリードアドレスを受け取る。ライトアド
レス及びリードアドレスは、複数の第４メモリ記憶素子
であるトラップキュー記憶素子の一つをアドレス指定す
るのに使用される。例外状態が検出された場合は常に、
トラップキュー記憶手段がオペランドキューから出力さ
れたＡオペランドデータをライトアドレスによってアド
レス指定されたトラップキュー記憶素子に記憶し、トラ
ップキュー出力手段がリードアドレスによってアドレス
指定されたデータを出力する。
れ、例外データを出力した命令に対応するＡオペランド
データを記憶するための複数の記憶素子を有している。
第６アドレス入力手段がトラップキューのためのライト
アドレスを受け取り、第７アドレス入力手段がトラップ
キューのためのリードアドレスを受け取る。ライトアド
レス及びリードアドレスは、複数の第４メモリ記憶素子
であるトラップキュー記憶素子の一つをアドレス指定す
るのに使用される。例外状態が検出された場合は常に、
トラップキュー記憶手段がオペランドキューから出力さ
れたＡオペランドデータをライトアドレスによってアド
レス指定されたトラップキュー記憶素子に記憶し、トラ
ップキュー出力手段がリードアドレスによってアドレス
指定されたデータを出力する。
【００２２】例外が検出されたときは常に浮動小数点レ
ジスタへの書き込みが禁止されるので、対応する命令の
Ｂオペランドの元の値が依然有効である。更に、Ａオペ
ランドの元の値がオペランドキューに記憶される。例外
が検出されたとき、オペランドキューに記憶されたＡオ
ペランドはトラップキューに移される。命令の発行が停
止され、パイプライン内の残りの命令の実行は継続さ
れ、以降の例外も同様に取り扱われる。パイプラインが
クリアされた後、トラップされた命令のＡ及びＢオペラ
ンドの元の値がトラップキューと浮動小数点レジスタと
にそれぞれ記憶される。トラップされた命令は、処理状
態をシーケンシャルアーキテクチャモデルに対応するよ
うに更新すべく記憶された値を使用して再実行（又はシ
ミュレート）される。その後、第１の例外的状態を発生
させた命令からではなく、例外が検出された時に発行さ
れる直前であったプログラム命令から処理が再開され
る。
ジスタへの書き込みが禁止されるので、対応する命令の
Ｂオペランドの元の値が依然有効である。更に、Ａオペ
ランドの元の値がオペランドキューに記憶される。例外
が検出されたとき、オペランドキューに記憶されたＡオ
ペランドはトラップキューに移される。命令の発行が停
止され、パイプライン内の残りの命令の実行は継続さ
れ、以降の例外も同様に取り扱われる。パイプラインが
クリアされた後、トラップされた命令のＡ及びＢオペラ
ンドの元の値がトラップキューと浮動小数点レジスタと
にそれぞれ記憶される。トラップされた命令は、処理状
態をシーケンシャルアーキテクチャモデルに対応するよ
うに更新すべく記憶された値を使用して再実行（又はシ
ミュレート）される。その後、第１の例外的状態を発生
させた命令からではなく、例外が検出された時に発行さ
れる直前であったプログラム命令から処理が再開され
る。
【００２３】
【発明の効果】従って本発明によれば、例外状態が検出
された時にも命令の同時実行が可能となり、従来より一
層処理速度を向上することができる。
された時にも命令の同時実行が可能となり、従来より一
層処理速度を向上することができる。
【００２４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、パイプラインコンピュータシステムにお
いて割込み処理を実行するための装置１０の概念を示す
ブロック図である。装置１０は、「Ａ ｏｐ Ｂ ＝
Ｂ」なる形式の命令を発行する命令発行器１４を有して
いる。命令発行器１４は、通信線２４，２６を通してＡ
アドレスレジスタ１８にＡオペランドアドレスを、Ｂア
ドレスレジスタ２２にＢオペランドアドレスをそれぞれ
与える。そして、各アドレスレジスタ１８，２４から通
信線３４，３８を通して浮動小数点レジスタ３０のＡＩ
Ｎ端子とＢＩＮ端子とにＡ及びＢのオペランドアドレス
がそれぞれ与えられる。命令発行器１４はロード／スト
ア命令をも発行し、ロード／ストアアドレスは通信線９
０を通してロード／ストアアドレスレジスタ９２へ伝送
される。ロード／ストアアドレスは通信線９４を通して
ロード／ストアアドレスレジスタ９２から浮動小数点レ
ジスタ３０のＬＳＩＮ端子に入力される。
する。図１は、パイプラインコンピュータシステムにお
いて割込み処理を実行するための装置１０の概念を示す
ブロック図である。装置１０は、「Ａ ｏｐ Ｂ ＝
Ｂ」なる形式の命令を発行する命令発行器１４を有して
いる。命令発行器１４は、通信線２４，２６を通してＡ
アドレスレジスタ１８にＡオペランドアドレスを、Ｂア
ドレスレジスタ２２にＢオペランドアドレスをそれぞれ
与える。そして、各アドレスレジスタ１８，２４から通
信線３４，３８を通して浮動小数点レジスタ３０のＡＩ
Ｎ端子とＢＩＮ端子とにＡ及びＢのオペランドアドレス
がそれぞれ与えられる。命令発行器１４はロード／スト
ア命令をも発行し、ロード／ストアアドレスは通信線９
０を通してロード／ストアアドレスレジスタ９２へ伝送
される。ロード／ストアアドレスは通信線９４を通して
ロード／ストアアドレスレジスタ９２から浮動小数点レ
ジスタ３０のＬＳＩＮ端子に入力される。
【００２５】浮動小数点レジスタ３０は、キャッシュメ
モリ等から通信線４２を通してメモリデータが入力され
るとともに通信線４６を通して他のデータ処理手段へデ
ータを出力する汎用レジスタのスタックを備えている。
Ａ及びＢのオペランドアドレスによってアドレス指定さ
れたオペランドは単一エレメントによって代表されてい
る複数の関数ユニット５０に通信線５４，５８を通して
伝送される。関数ユニット５０は、Ａ及びＢのオペラン
ドの関数を実行し、その結果データを浮動小数点レジス
タ３０のＲＩＮ端子に通信線６２を通して伝送する。
又、関数ユニット５０は、その関数を実行中に例外（ト
ラップ）が発生した場合に、例外データを通信線６６に
出力する。
モリ等から通信線４２を通してメモリデータが入力され
るとともに通信線４６を通して他のデータ処理手段へデ
ータを出力する汎用レジスタのスタックを備えている。
Ａ及びＢのオペランドアドレスによってアドレス指定さ
れたオペランドは単一エレメントによって代表されてい
る複数の関数ユニット５０に通信線５４，５８を通して
伝送される。関数ユニット５０は、Ａ及びＢのオペラン
ドの関数を実行し、その結果データを浮動小数点レジス
タ３０のＲＩＮ端子に通信線６２を通して伝送する。
又、関数ユニット５０は、その関数を実行中に例外（ト
ラップ）が発生した場合に、例外データを通信線６６に
出力する。
【００２６】Ｂアドレスレジスタ２２に記憶されたＢオ
ペランドアドレスをシフトレジスタ８４の複数の段８０
Ａ〜８０Ｈの一つに通信線８８を通して伝送すべく、シ
フトレジスタロード回路７２が通信線３８に接続されて
いる。シフトレジスタ段８０Ｈには後述の理由で遅延素
子８１が接続されている。又、後述の理由により、制御
情報（通信線６６を通して伝送される例外データを含
む）が通信線１０３を通してロードされる制御シフトレ
ジスタ段９８Ａ〜９８Ｈが各シフトレジスタ段８０Ａ〜
８０Ｈに接続されている。
ペランドアドレスをシフトレジスタ８４の複数の段８０
Ａ〜８０Ｈの一つに通信線８８を通して伝送すべく、シ
フトレジスタロード回路７２が通信線３８に接続されて
いる。シフトレジスタ段８０Ｈには後述の理由で遅延素
子８１が接続されている。又、後述の理由により、制御
情報（通信線６６を通して伝送される例外データを含
む）が通信線１０３を通してロードされる制御シフトレ
ジスタ段９８Ａ〜９８Ｈが各シフトレジスタ段８０Ａ〜
８０Ｈに接続されている。
【００２７】ロード／ストアアドレスレジスタ９２に記
憶されたロード／ストアアドレスを複数のシフトレジス
タ段９６Ａ〜９６Ｈの一つに通信線９７を通して伝送す
べく、別のシフトレジスタロード回路７３が通信線９４
に接続されている。後述の理由により、シフトレジスタ
段９６Ａ，９６Ｂには、制御情報が通信線１０１を通し
てロードされる制御シフトレジスタ段９９Ａ，９９Ｂが
接続されている。
憶されたロード／ストアアドレスを複数のシフトレジス
タ段９６Ａ〜９６Ｈの一つに通信線９７を通して伝送す
べく、別のシフトレジスタロード回路７３が通信線９４
に接続されている。後述の理由により、シフトレジスタ
段９６Ａ，９６Ｂには、制御情報が通信線１０１を通し
てロードされる制御シフトレジスタ段９９Ａ，９９Ｂが
接続されている。
【００２８】シフトレジスタ８４にはクロック信号線１
００を通してクロック信号が供給される。後述の理由に
より、シフトレジスタ段８０Ａ〜８０Ｈ，９６Ａ，９６
Ｂ，９８Ａ〜９８Ｈは記憶されたデータを各クロック信
号毎に１シフトレジスタ段ずつシフトする。
００を通してクロック信号が供給される。後述の理由に
より、シフトレジスタ段８０Ａ〜８０Ｈ，９６Ａ，９６
Ｂ，９８Ａ〜９８Ｈは記憶されたデータを各クロック信
号毎に１シフトレジスタ段ずつシフトする。
【００２９】シフトレジスタ段８０Ａ，９８Ａ，９９
Ａ，９６Ａは記憶されたデータをそれぞれの通信線１０
５〜１０８を通して記憶制御回路１０４に伝送する。記
憶制御回路１０４はシフトレジスタ段８０Ａ，９８Ａ，
９９Ａ，９６Ａからのデータを、通信線１１１，１１
２，１１３，１１５を通して、浮動小数点レジスタ３０
のＳＢＩＮ，ＳＣＴＬ，ＳＬＳＣＴＬ，ＳＬＳＩＮの各
端子にそれぞれ伝送する。
Ａ，９６Ａは記憶されたデータをそれぞれの通信線１０
５〜１０８を通して記憶制御回路１０４に伝送する。記
憶制御回路１０４はシフトレジスタ段８０Ａ，９８Ａ，
９９Ａ，９６Ａからのデータを、通信線１１１，１１
２，１１３，１１５を通して、浮動小数点レジスタ３０
のＳＢＩＮ，ＳＣＴＬ，ＳＬＳＣＴＬ，ＳＬＳＩＮの各
端子にそれぞれ伝送する。
【００３０】装置１０は、更に、オペランドキュー（オ
ペランド待ち行列）１１４とトラップキュー（トラップ
待ち行列）１１８とからなるトラップレジスタ１１０を
有している。オペランドキュー１１４は、通信線５４に
接続された通信線１２８を通して受け取ったＡオペラン
ド値を記憶するための複数の記憶手段を有している。最
初の命令に対応するプログラムカウンタ値を、Ａオペラ
ンド値と共にオペランドキュー１１４に記憶させてもよ
く、あるいはＣＰＵに別個に記憶させてもよい。オペラ
ンドキュー１１４用のライトアドレスとして使用される
カウント値はＬカウンタ１２２が発生し、発生したアド
レスは通信線１２４を通してオペランドキュー１１４
へ、そして通信線１３２を通してシフトレジスタ段９８
Ａ〜９８Ｈへ伝送される。伝送されたライトアドレス
は、シフトレジスタ段９８Ａまでシフトされると、記憶
制御回路１０４から通信線１３６を通ってオペランドキ
ュー１１４へ戻される。通信線１３６上のアドレスはオ
ペランドキュー１１４のリードアドレスとして機能す
る。
ペランド待ち行列）１１４とトラップキュー（トラップ
待ち行列）１１８とからなるトラップレジスタ１１０を
有している。オペランドキュー１１４は、通信線５４に
接続された通信線１２８を通して受け取ったＡオペラン
ド値を記憶するための複数の記憶手段を有している。最
初の命令に対応するプログラムカウンタ値を、Ａオペラ
ンド値と共にオペランドキュー１１４に記憶させてもよ
く、あるいはＣＰＵに別個に記憶させてもよい。オペラ
ンドキュー１１４用のライトアドレスとして使用される
カウント値はＬカウンタ１２２が発生し、発生したアド
レスは通信線１２４を通してオペランドキュー１１４
へ、そして通信線１３２を通してシフトレジスタ段９８
Ａ〜９８Ｈへ伝送される。伝送されたライトアドレス
は、シフトレジスタ段９８Ａまでシフトされると、記憶
制御回路１０４から通信線１３６を通ってオペランドキ
ュー１１４へ戻される。通信線１３６上のアドレスはオ
ペランドキュー１１４のリードアドレスとして機能す
る。
【００３１】オペランドキュー１１４から読み取られた
オペランド（及びオプションのプログラムカウンタ値）
は通信線１５０を通してトラップキュー１１８に伝送さ
れる。トラップキュー１１８用のアドレスとして使用さ
れるカウント値はＭカウンタ１３８が発生し、発生した
アドレスは通信線１３６を通してトラップキュー１１８
に伝送される。Ｍカウンタ１３８には通信線１４６を介
してＭカウンタ初期化回路１４２が接続されている。Ｍ
カウンタ初期化回路１４２は通信線６６に接続され、例
外状態の最初の発生に対応してＭカウンタ１３８を初期
化する。トラップキュー１１８用のアドレスとして使用
されるカウント値はＫカウンタ１５１が発生し、発生し
たアドレスは通信線１４６を通してトラップキュー１１
８に伝送される。Ｋカウンタ１５１には通信線１５８を
介してＫカウント初期化回路１５４が接続されている。
オペランド（及びオプションのプログラムカウンタ値）
は通信線１５０を通してトラップキュー１１８に伝送さ
れる。トラップキュー１１８用のアドレスとして使用さ
れるカウント値はＭカウンタ１３８が発生し、発生した
アドレスは通信線１３６を通してトラップキュー１１８
に伝送される。Ｍカウンタ１３８には通信線１４６を介
してＭカウンタ初期化回路１４２が接続されている。Ｍ
カウンタ初期化回路１４２は通信線６６に接続され、例
外状態の最初の発生に対応してＭカウンタ１３８を初期
化する。トラップキュー１１８用のアドレスとして使用
されるカウント値はＫカウンタ１５１が発生し、発生し
たアドレスは通信線１４６を通してトラップキュー１１
８に伝送される。Ｋカウンタ１５１には通信線１５８を
介してＫカウント初期化回路１５４が接続されている。
【００３２】トラップキュー１１８から読み出されたオ
ペランドは通信線１８４を通して特殊関数回路１８０に
伝送される。特殊関数回路１８０は、命令発行器１４か
ら通信線１８８を通して受け取られる信号によって制御
され、記憶されたオペランドを通信線１９２を通して通
信線６２に与える。又、特殊関数回路１８０は制御信号
を通信線１９６を通してトラップレジスタ１１０に与え
る。
ペランドは通信線１８４を通して特殊関数回路１８０に
伝送される。特殊関数回路１８０は、命令発行器１４か
ら通信線１８８を通して受け取られる信号によって制御
され、記憶されたオペランドを通信線１９２を通して通
信線６２に与える。又、特殊関数回路１８０は制御信号
を通信線１９６を通してトラップレジスタ１１０に与え
る。
【００３３】特殊関数回路１８０は、ＭＯＶＥ命令のよ
うにソースオペランドを通常一つだけ含み（例えばＡオ
ペランド）例外状態を発生させない単純な命令のため
に、関数ユニット５０の代わりに用いられる。命令発行
器１４は、関数ユニット５０がバイパスされることを特
殊関数回路１８０に知らせる信号を通信線１８８に与え
る。これに応じて特殊関数回路１８０は、オペランドキ
ュー１１４のＬカウンタ１２２にて指示されたアドレス
に記憶されたＡオペランドをトラップキュー１１８のＫ
カウンタ１５１にて指示されたアドレスへ直ちに転送す
るための信号を、通信線１９６を通してトラップレジス
タ１１０に与える。トラップレジスタ１１０はオペラン
ドを特殊関数回路１８０に伝送し、特殊関数回路１８０
にて所定の処理がオペランドに施される。その結果が
（あれば）、通信線１９２及び６２を通して浮動小数点
レジスタ３０のＲＩＮ端子に伝送される。
うにソースオペランドを通常一つだけ含み（例えばＡオ
ペランド）例外状態を発生させない単純な命令のため
に、関数ユニット５０の代わりに用いられる。命令発行
器１４は、関数ユニット５０がバイパスされることを特
殊関数回路１８０に知らせる信号を通信線１８８に与え
る。これに応じて特殊関数回路１８０は、オペランドキ
ュー１１４のＬカウンタ１２２にて指示されたアドレス
に記憶されたＡオペランドをトラップキュー１１８のＫ
カウンタ１５１にて指示されたアドレスへ直ちに転送す
るための信号を、通信線１９６を通してトラップレジス
タ１１０に与える。トラップレジスタ１１０はオペラン
ドを特殊関数回路１８０に伝送し、特殊関数回路１８０
にて所定の処理がオペランドに施される。その結果が
（あれば）、通信線１９２及び６２を通して浮動小数点
レジスタ３０のＲＩＮ端子に伝送される。
【００３４】装置１０の全体処理は次の通りである。命
令発行器１４が、通信線２４，２６を通してＡオペラン
ドアドレスをＡアドレスレジスタ１８に、Ｂオペランド
アドレスをＢアドレスレジスタ２２にそれぞれ与えるこ
とにより命令を発行する。Ａ及びＢのオペランドアドレ
スは次に浮動小数点レジスタ３０に送られ、記憶された
オペランドのアドレス指定に用いられる。指定されたオ
ペランドは通信線５４，５８を通して関数ユニット５０
に送られる。これと同時に、シフトレジスタロード回路
７２がＢオペランドアドレスをシフトレジスタ段８０Ａ
〜８０Ｈの一つにストアし、これによってＢオペランド
アドレスは、対応する命令の結果データが関数ユニット
５０によって通信線６２に与えられるのとほぼ同時にシ
フトレジスタ段８０Ａにシフトされる。例えば、３クロ
ック周期を必要とする命令に対応するＢオペランドアド
レスであればシフトレジスタ段８０Ｃにストアされる。
令発行器１４が、通信線２４，２６を通してＡオペラン
ドアドレスをＡアドレスレジスタ１８に、Ｂオペランド
アドレスをＢアドレスレジスタ２２にそれぞれ与えるこ
とにより命令を発行する。Ａ及びＢのオペランドアドレ
スは次に浮動小数点レジスタ３０に送られ、記憶された
オペランドのアドレス指定に用いられる。指定されたオ
ペランドは通信線５４，５８を通して関数ユニット５０
に送られる。これと同時に、シフトレジスタロード回路
７２がＢオペランドアドレスをシフトレジスタ段８０Ａ
〜８０Ｈの一つにストアし、これによってＢオペランド
アドレスは、対応する命令の結果データが関数ユニット
５０によって通信線６２に与えられるのとほぼ同時にシ
フトレジスタ段８０Ａにシフトされる。例えば、３クロ
ック周期を必要とする命令に対応するＢオペランドアド
レスであればシフトレジスタ段８０Ｃにストアされる。
【００３５】本実施例において、浮動小数点除算命令以
外のすべての命令は７クロック周期以下で実行される
が、浮動小数点除算命令の実行には例えば３０クロック
周期が必要である。そこで、シフトレジスタ８４を３０
段にする代わりに、浮動小数点除算命令用のＢオペラン
ドアドレスをシフトレジスタ段８０Ｈにストアし、遅延
素子８１によって時間を稼いで７クロック周期が残るよ
うにする。その後、Ｂオペランドアドレスはシフトレジ
スタ段８０Ｇへとシフトされ、以後は他の命令のＢオペ
ランドアドレスと同様に処理される。
外のすべての命令は７クロック周期以下で実行される
が、浮動小数点除算命令の実行には例えば３０クロック
周期が必要である。そこで、シフトレジスタ８４を３０
段にする代わりに、浮動小数点除算命令用のＢオペラン
ドアドレスをシフトレジスタ段８０Ｈにストアし、遅延
素子８１によって時間を稼いで７クロック周期が残るよ
うにする。その後、Ｂオペランドアドレスはシフトレジ
スタ段８０Ｇへとシフトされ、以後は他の命令のＢオペ
ランドアドレスと同様に処理される。
【００３６】ロード／ストア命令の場合は、ロード／ス
トアアドレスがロード／ストアアドレスレジスタ９２に
置かれたのち浮動小数点レジスタ３０とシフトレジスタ
段９６Ａ，９６Ｂとに伝送される。本実施例において、
ロード／ストア命令は２クロック周期を要するので、ロ
ード／ストアアドレスはシフトレジスタ段９６Ｂに入力
される。
トアアドレスがロード／ストアアドレスレジスタ９２に
置かれたのち浮動小数点レジスタ３０とシフトレジスタ
段９６Ａ，９６Ｂとに伝送される。本実施例において、
ロード／ストア命令は２クロック周期を要するので、ロ
ード／ストアアドレスはシフトレジスタ段９６Ｂに入力
される。
【００３７】Ａオペランドが通信線５４に与えられる
と、オペランドキュー１１４にも伝送され、Ｌカウンタ
１２２によって生成された値によって指定された位置に
（場合によっては対応するプログラムカウンタ値と共
に）記憶される。Ｌカウンタ値はシフトレジスタ段９８
Ａ〜９８Ｈにも送られ、Ｂオペランドアドレスを記憶し
ているシフトレジスタ段８０Ａ〜８０Ｈのいずれかに対
応するシフトレジスタ段に記憶される。例えば、Ｂオペ
ランドアドレスがシフトレジスタ段８０Ｅに記憶されて
いた場合はＬカウンタ値がシフトレジスタ段９８Ｅに記
憶される。
と、オペランドキュー１１４にも伝送され、Ｌカウンタ
１２２によって生成された値によって指定された位置に
（場合によっては対応するプログラムカウンタ値と共
に）記憶される。Ｌカウンタ値はシフトレジスタ段９８
Ａ〜９８Ｈにも送られ、Ｂオペランドアドレスを記憶し
ているシフトレジスタ段８０Ａ〜８０Ｈのいずれかに対
応するシフトレジスタ段に記憶される。例えば、Ｂオペ
ランドアドレスがシフトレジスタ段８０Ｅに記憶されて
いた場合はＬカウンタ値がシフトレジスタ段９８Ｅに記
憶される。
【００３８】命令のＢオペランドアドレスは、対応する
制御情報と共に、各クロック毎に１レジスタ段ずつシフ
トレジスタ段８０Ａ及び９８Ａまでシフトされる。その
時、記憶制御回路１０４が制御情報を調べてＢオペラン
ドアドレスを浮動小数点レジスタ３０のＳＢＩＮ端子へ
伝送する。更に、最初の命令の結果データが通信線６２
を通して浮動小数点レジスタのＲＩＮ端子に伝送されな
ければならない。次に、通信線１１１上のＢオペランド
アドレスによって指定された位置に結果データを記憶す
るための信号が通信路１１２を通して浮動小数点レジス
タ３０のＳＣＴＬ端子に伝送される。
制御情報と共に、各クロック毎に１レジスタ段ずつシフ
トレジスタ段８０Ａ及び９８Ａまでシフトされる。その
時、記憶制御回路１０４が制御情報を調べてＢオペラン
ドアドレスを浮動小数点レジスタ３０のＳＢＩＮ端子へ
伝送する。更に、最初の命令の結果データが通信線６２
を通して浮動小数点レジスタのＲＩＮ端子に伝送されな
ければならない。次に、通信線１１１上のＢオペランド
アドレスによって指定された位置に結果データを記憶す
るための信号が通信路１１２を通して浮動小数点レジス
タ３０のＳＣＴＬ端子に伝送される。
【００３９】オペランドデータに関数処理が実行されて
いる間に例外状態が発生すれば、例外データが通信線６
６に出力され、命令のＢオペランドアドレスに対応する
シフトレジスタ段と記憶制御回路１０４とに伝送され
る。例外データがシフトレジスタ段９８Ａまでシフトさ
れると、記憶制御回路１０４が結果データの浮動小数点
レジスタ３０への記憶を禁止する信号を通信線１１２に
出力して浮動小数点レジスタ３０のＳＣＴＬ端子に伝送
する。更に、シフトレジスタ段９８Ａに記憶されたオペ
ランドキューアドレスが通信線１３６を通してオペラン
ドキュー１１４に送られ、例外(exception) を発生した
命令に対応するＡオペランドをアドレス指定する。アド
レス指定されたＡオペランド（及びオプションのプログ
ラムカウンタ値）は通信線１５０を通してトラップキュ
ー１１８へ伝送され、Ｍカウンタ１３８が発生したアド
レスに記憶される。初めて例外が発生したのであれば、
Ａオペランドがトラップキュー１１８に記憶される前に
Ｍカウンタ初期化回路１４２がＭカウンタ１３８を初期
化する。そうでない場合は、Ａオペランドがトラップキ
ュー１１８に記憶される前にＭカウンタがインクレメン
トされる。
いる間に例外状態が発生すれば、例外データが通信線６
６に出力され、命令のＢオペランドアドレスに対応する
シフトレジスタ段と記憶制御回路１０４とに伝送され
る。例外データがシフトレジスタ段９８Ａまでシフトさ
れると、記憶制御回路１０４が結果データの浮動小数点
レジスタ３０への記憶を禁止する信号を通信線１１２に
出力して浮動小数点レジスタ３０のＳＣＴＬ端子に伝送
する。更に、シフトレジスタ段９８Ａに記憶されたオペ
ランドキューアドレスが通信線１３６を通してオペラン
ドキュー１１４に送られ、例外(exception) を発生した
命令に対応するＡオペランドをアドレス指定する。アド
レス指定されたＡオペランド（及びオプションのプログ
ラムカウンタ値）は通信線１５０を通してトラップキュ
ー１１８へ伝送され、Ｍカウンタ１３８が発生したアド
レスに記憶される。初めて例外が発生したのであれば、
Ａオペランドがトラップキュー１１８に記憶される前に
Ｍカウンタ初期化回路１４２がＭカウンタ１３８を初期
化する。そうでない場合は、Ａオペランドがトラップキ
ュー１１８に記憶される前にＭカウンタがインクレメン
トされる。
【００４０】ロード／ストア命令が発行されていた場合
は、命令のロード／ストアアドレスが、対応する制御情
報と共に、各クロック毎に１レジスタ段ずつシフトレジ
スタ段９８Ａ，９９Ａまでシフトされる。その時、記憶
制御回路１０４が制御情報を調べてロード／ストアアド
レスを通信線１１５を通して浮動小数点レジスタ３０の
ＳＬＳＩＮ端子に伝送する。ロード命令である場合は、
メモリデータが通信線４２を通して浮動小数点レジスタ
３０のＭＤＩＮ端子に送られなければならない。その
後、通信線１１３上のロード／ストアアドレスによって
アドレス指定された位置にメモリデータを記憶するため
の信号が通信線１１３を通して浮動小数点レジスタ３０
のＳＬＳＣＴＬ端子に与えられる。ストア命令である場
合は、アドレス指定されたメモリデータを通信線４６に
出力するための信号が通信線１１３に出力され浮動小数
点レジスタ３０のＳＬＳＣＴＬ端子に伝送される。
は、命令のロード／ストアアドレスが、対応する制御情
報と共に、各クロック毎に１レジスタ段ずつシフトレジ
スタ段９８Ａ，９９Ａまでシフトされる。その時、記憶
制御回路１０４が制御情報を調べてロード／ストアアド
レスを通信線１１５を通して浮動小数点レジスタ３０の
ＳＬＳＩＮ端子に伝送する。ロード命令である場合は、
メモリデータが通信線４２を通して浮動小数点レジスタ
３０のＭＤＩＮ端子に送られなければならない。その
後、通信線１１３上のロード／ストアアドレスによって
アドレス指定された位置にメモリデータを記憶するため
の信号が通信線１１３を通して浮動小数点レジスタ３０
のＳＬＳＣＴＬ端子に与えられる。ストア命令である場
合は、アドレス指定されたメモリデータを通信線４６に
出力するための信号が通信線１１３に出力され浮動小数
点レジスタ３０のＳＬＳＣＴＬ端子に伝送される。
【００４１】通常、ロード／ストア命令では指定された
旧値を記憶しておく必要はない。従ってこれらの命令
は、関数ユニット５０を使用する命令と同時に実行され
ることが許容される。しかしながら、何らかの理由によ
りロード／ストア命令が中断されるべき場合は、その影
響に関する制御情報が通信路１０１を通してシフトレジ
スタ段９９Ａ又は９９Ｂに記憶される。制御情報がシフ
トレジスタ段９９Ａまでシフトされると、記憶制御回路
１０４はロード／ストア命令を禁止する信号を通信路１
１３を通して浮動小数点レジスタ３０のＳＬＳＣＴＬ端
子に伝送する。
旧値を記憶しておく必要はない。従ってこれらの命令
は、関数ユニット５０を使用する命令と同時に実行され
ることが許容される。しかしながら、何らかの理由によ
りロード／ストア命令が中断されるべき場合は、その影
響に関する制御情報が通信路１０１を通してシフトレジ
スタ段９９Ａ又は９９Ｂに記憶される。制御情報がシフ
トレジスタ段９９Ａまでシフトされると、記憶制御回路
１０４はロード／ストア命令を禁止する信号を通信路１
１３を通して浮動小数点レジスタ３０のＳＬＳＣＴＬ端
子に伝送する。
【００４２】パイプラインプロセッサにおける割込処理
のための公知の装置とは異なり、既に発行された命令
は、前の命令において例外状態が発生した場合であって
も継続実行が許容される。トラップされた命令に続く命
令が自らは例外状態を発生することなく完了した場合
は、結果データは通常の場合と同様に記憶される。他の
命令が例外状態を発生させた場合は、結果データの記憶
は禁止され、オペランドキュー１１４に記憶された関連
するＡオペランドがトラップキュー１１８のＭカウンタ
１３８（例外状態が発生する毎にインクレメントされ
る）によって指定されるアドレスに転送される。シフト
レジスタ８４が空になった後、Ｋカウント初期化回路１
５４がＫカウンタ１５１を初期化し、Ａオペランドがト
ラップレジスタ１１８から読み出され、通信線１８４，
１９２を通して浮動小数点レジスタ３０のＲＩＮ端子に
伝送され記憶される。例外状態を発生させた命令は、そ
の後トラップレジスタ１１８又はＣＰＵに記憶されたプ
ログラムカウンタ値を用いて再実行され、或はシーケン
シャルアーキテクチャモデルに対応するように浮動小数
点レジスタ３０を更新すべく適当なソフトウェアにてシ
ミュレートされる。
のための公知の装置とは異なり、既に発行された命令
は、前の命令において例外状態が発生した場合であって
も継続実行が許容される。トラップされた命令に続く命
令が自らは例外状態を発生することなく完了した場合
は、結果データは通常の場合と同様に記憶される。他の
命令が例外状態を発生させた場合は、結果データの記憶
は禁止され、オペランドキュー１１４に記憶された関連
するＡオペランドがトラップキュー１１８のＭカウンタ
１３８（例外状態が発生する毎にインクレメントされ
る）によって指定されるアドレスに転送される。シフト
レジスタ８４が空になった後、Ｋカウント初期化回路１
５４がＫカウンタ１５１を初期化し、Ａオペランドがト
ラップレジスタ１１８から読み出され、通信線１８４，
１９２を通して浮動小数点レジスタ３０のＲＩＮ端子に
伝送され記憶される。例外状態を発生させた命令は、そ
の後トラップレジスタ１１８又はＣＰＵに記憶されたプ
ログラムカウンタ値を用いて再実行され、或はシーケン
シャルアーキテクチャモデルに対応するように浮動小数
点レジスタ３０を更新すべく適当なソフトウェアにてシ
ミュレートされる。
【００４３】以上説明した本発明の実施例に種々の変更
を施して実施してもよい。例えば、Ｂオペランド値を記
憶する別のトラップレジスタを追加することによって、
「Ａｏｐ Ｂ ＝ Ｃ」なる形式の命令を発行する命令
発行器と共に使用できるように改造することも可能であ
る。
を施して実施してもよい。例えば、Ｂオペランド値を記
憶する別のトラップレジスタを追加することによって、
「Ａｏｐ Ｂ ＝ Ｃ」なる形式の命令を発行する命令
発行器と共に使用できるように改造することも可能であ
る。
【図１】本発明によるパイプラインプロセッサにおける
割込処理のための装置の一実施例を示すブロック図
割込処理のための装置の一実施例を示すブロック図
１４ 命令発行手段 １８ 第２アドレス入力手段 ２２ 第１アドレス入力手段 ３０ 第１メモリ ５０ 命令実行手段 ７２ 第１アドレス記憶手段 ８４ 第２メモリ ９２ 第３アドレス入力手段 １０４ 第１メモリ記憶制御手段 １１８ 第４メモリ
Claims (25)
- 【請求項１】 コンピュータシステムにおいて命令の実
行処理を行うための装置であって、 第１メモリ（３０）と第２メモリ（８４）と第３メモリ
（１１４）とを備え、 第１メモリ（３０）は、アドレス指定可能な複数の第１
メモリ記憶素子と、その複数の第１メモリ記憶素子の一
つをアドレス指定するのに用いられる第１アドレスを第
１命令から受け取るための第１アドレス入力手段（２
２）と、前記複数の第１メモリ記憶素子の一つをアドレ
ス指定するのに使用される第２アドレスを前記第１命令
から受け取るための第２アドレス入力手段（１８）と、
複数の第１メモリ配列の一つをアドレス指定するのに使
用される第３アドレスを受け取るための第３アドレス入
力手段（９２）と、前記第１及び第２アドレスによって
アドレス指定された前記第１メモリ記憶素子に記憶され
たデータを出力するための第１メモリ出力手段と、その
第１メモリ出力手段に接続され第１メモリ出力手段から
出力されたデータに関数処理を行い結果データを生成す
る命令実行手段（５０）とを有し、 第２メモリ（８４）は、複数の第２メモリ記憶素子と、
前記第１アドレス入力手段（２２）と前記第２メモリ
（８４）とに接続され前記第１アドレスを前記複数の第
２メモリ記憶素子のうちの選択された一つに記憶する第
１アドレス記憶手段（７２）と、前記第２メモリに接続
され記憶された前記第１アドレスを第３アドレスとして
出力する第２メモリ出力手段と、その第２メモリ出力手
段と前記第３アドレス入力手段とに接続され前記結果デ
ータを前記第３アドレスによってアドレス指定された前
記第１メモリ記憶素子に選択的に記憶する第１メモリ記
憶制御手段（１０４）とを有し、 第３メモリは、アドレス指定可能な複数の第３メモリ記
憶素子と、前記複数の第３メモリ記憶素子の一つをアド
レス指定するのに用いられる第４アドレスを受け取るた
めの第４アドレス入力手段と、前記第１メモリ出力手段
と前記第４アドレス入力手段とに接続され前記第２アド
レスによってアドレス指定された前記第１メモリ記憶素
子からの出力データを前記第４アドレスによってアドレ
ス指定された前記第３メモリ記憶素子に記憶する第３メ
モリデータ記憶手段とを有することを特徴とするパイプ
ラインプロセッサにおける割込み処理のための装置。 - 【請求項２】 前記関数処理が実行された時に例外(exc
eption) が発生したか否かを示す例外データを生成する
例外手段を前記命令実行手段（５０）が有し、前記第１
メモリ記憶制御手段（１０４）は、前記第１メモリと前
記例外手段とに接続された禁止手段を有し、この禁止手
段は、前記関数処理が実行された時に例外が発生したこ
とを前記例外データが示している場合に、前記第３アド
レスによってアドレス指定された前記第１メモリ記憶素
子に前記結果データを記憶することを禁止する請求項１
記載のパイプラインプロセッサにおける割込み処理のた
めの装置。 - 【請求項３】 前記第１アドレス入力手段と前記第２ア
ドレス入力手段とに接続され、各命令の第１アドレスを
前記第１アドレス入力手段に伝送することにより、か
つ、各命令の第２アドレスを前記第２アドレス入力手段
に伝送することにより、命令を発行するための命令発行
手段（１４）を備えている請求項２記載のパイプライン
プロセッサにおける割込み処理のための装置。 - 【請求項４】 前記命令発行手段と前記第２メモリとに
接続され、第２命令の第１アドレスが前記第２メモリに
記憶された第１アドレスに一致した場合に、前記第２命
令の発行を禁止する発行制御手段を備えている請求項３
記載のパイプラインプロセッサにおける割込み処理のた
めの装置。 - 【請求項５】 前記命令実行手段は、前記関数処理が実
行された時に例外が発生したか否かを示す例外データを
生成する例外手段を有している請求項１記載のパイプラ
インプロセッサにおける割込み処理のための装置。 - 【請求項６】 前記第２メモリと前記例外手段とに接続
され、前記例外データが前記第２メモリ出力手段によっ
て前記第３アドレスとほぼ同時に出力されるように、選
択された前記第２メモリ記憶素子に対応する第２メモリ
記憶素子に前記例外データを記憶するための例外データ
記憶手段を有している請求項５記載のパイプラインプロ
セッサにおける割込み処理のための装置。 - 【請求項７】 前記第３メモリは、前記複数の第３メモ
リ記憶素子のうちの一つをアドレス指定するのに用いら
れる第５アドレスを受け取るための第５アドレス入力手
段と、前記第５アドレスによってアドレス指定された前
記第３メモリ記憶素子に記憶されたデータを出力するた
めの第３メモリ出力手段とを有している請求項５記載の
パイプラインプロセッサにおける割込み処理のための装
置。 - 【請求項８】 アドレス指定可能な複数の第４メモリ記
憶素子と、前記複数の第４メモリ記憶素子の選択された
素子をアドレス指定するのに使用される第６アドレスを
受け取る第６アドレス入力手段と、前記第３メモリ出力
手段と前記第６アドレス入力手段とに接続され前記第５
アドレスによってアドレス指定された前記第３メモリ記
憶素子からの出力データを前記第６アドレスによってア
ドレス指定された前記第４メモリ記憶素子に記憶する第
４メモリデータ記憶手段とを有する第４メモリ（１１
８）を備えている請求項７記載のパイプラインプロセッ
サにおける割込み処理のための装置。 - 【請求項９】 前記第４メモリは、前記複数の第４メモ
リ記憶素子の一つをアドレス指定するのに使用される第
７アドレスを受け取る第７アドレス入力手段と、前記第
７アドレスによってアドレス指定された前記第４メモリ
記憶素子に記憶されたデータを出力する第４メモリ出力
手段とを備えている請求項８記載のパイプラインプロセ
ッサにおける割込み処理のための装置。 - 【請求項１０】 前記第３メモリと前記４メモリとに接
続され、前記第４アドレスによってアドレス指定された
前記第３メモリ記憶素子に記憶されたデータを前記第７
アドレスによってアドレス指定された前記第４メモリ記
憶素子に直接伝送するためのバイパス手段を有している
請求項９記載のパイプラインプロセッサにおける割込み
処理のための装置。 - 【請求項１１】 前記第４メモリデータ記憶手段は、前
記例外手段に接続され、前記関数処理が実行された時に
例外が発生したことを前記例外データが示している場合
に、前記第５アドレスによってアドレス指定された前記
第３メモリ記憶素子からの出力データを前記第６アドレ
スによってアドレス指定された前記第４メモリ記憶素子
に記憶する請求項８記載のパイプラインプロセッサにお
ける割込み処理のための装置。 - 【請求項１２】 前記第１メモリ記憶制御手段（１０
４）が前記第１メモリと前記例外手段とに接続された禁
止手段を有し、この禁止手段は、前記関数処理が実行さ
れた時に例外が発生したことを前記例外データが示して
いる場合に、前記第３アドレスによってアドレス指定さ
れた前記第１メモリ記憶素子に前記結果データを記憶す
ることを禁止する請求項１１記載のパイプラインプロセ
ッサにおける割込み処理のための装置。 - 【請求項１３】 前記第１アドレス入力手段と前記第２
アドレス入力手段とに接続され、各命令の第１アドレス
を前記第１アドレス入力手段に伝送することにより、か
つ、各命令の第２アドレスを前記第２アドレス入力手段
に伝送することにより命令を発行する命令発行手段（１
４）を有している請求項１２記載のパイプラインプロセ
ッサにおける割込み処理のための装置。 - 【請求項１４】 前記命令発行手段と前記第２メモリと
に接続され、第２命令の第１アドレスが前記第２メモリ
に記憶された第１アドレスに一致した場合に、前記第２
命令の発行を禁止する発行制御手段を有している請求項
１３記載のパイプラインプロセッサにおける割込み処理
のための装置。 - 【請求項１５】 前記制御手段は、前記第２メモリと前
記第４アドレス入力手段とに接続された第４アドレス記
憶手段を有し、この第４アドレス記憶手段は、前記第４
アドレスが前記第３アドレスとほぼ同時に前記第２メモ
リ出力手段によって出力されるように、選択された前記
第２メモリ記憶素子に対応する第２メモリ記憶素子に前
記第４アドレスを記憶する請求項１１記載のパイプライ
ンプロセッサにおける割込み処理のための装置。 - 【請求項１６】 前記第５アドレス入力手段は、前記第
２メモリ出力手段に接続され、前記関数処理が実行され
た時に例外が発生したことを前記例外データが示してい
る場合は前記第５アドレスからなる前記第４アドレスを
受け取る請求項１５記載のパイプラインプロセッサにお
ける割込み処理のための装置。 - 【請求項１７】 前記第１メモリ記憶制御手段（１０
４）は、前記第１メモリと前記例外手段とに接続された
禁止手段を有し、この禁止手段は、前記関数処理が実行
された時に例外が発生したことを前記例外データが示し
ている場合に、前記第３アドレスによってアドレス指定
された前記第１記メモリ記憶素子に前記結果データを記
憶することを禁止する請求項１６記載のパイプラインプ
ロセッサにおける割込み処理のための装置。 - 【請求項１８】 前記第２メモリと前記例外手段とに接
続され、前記例外データが前記第２メモリ出力手段によ
って前記第３アドレスとほぼ同時に出力されるように、
選択された前記第２メモリ記憶素子に対応する第２メモ
リ記憶素子に前記例外データを記憶する例外データ記憶
手段を有している請求項１７記載のパイプラインプロセ
ッサにおける割込み処理のための装置。 - 【請求項１９】 前記第１アドレス入力手段と前記第２
アドレス入力手段とに接続され、各命令の第１アドレス
を前記第１アドレス入力手段に伝送することにより、か
つ、各命令の第２アドレスを前記第２アドレス入力手段
に伝送することにより命令を発行する命令発行手段を有
している請求項１７記載のパイプラインプロセッサにお
ける割込み処理のための装置。 - 【請求項２０】 前記命令発行手段と前記第２メモリと
に接続され、第２命令の第１アドレスが前記第２メモリ
に記憶された第１アドレスに一致した場合に、前記第２
命令の発行を禁止する発行制御手段を備えている請求項
１９記載のパイプラインプロセッサにおける割込み処理
のための装置。 - 【請求項２１】 前記複数の第４メモリ記憶素子の一つ
をアドレス指定するのに使用される第７アドレスを受け
取る第７アドレス入力手段と、前記第７アドレスによっ
てアドレス指定された前記第４メモリ記憶素子に記憶さ
れたデータを出力する第４メモリ出力主段とを備えてい
る請求項ム１７記載のパイプラインプロセッサにおける
割込み処理のための装置。 - 【請求項２２】 前記第３メモリと前記４メモリとに接
続され、前記第４アドレスによってアドレス指定された
前記第３メモリ記憶素子に記憶されたデータを前記第７
アドレスによってアドレス指定された前記第４メモリ記
憶素子に直接伝送するためのバイパス手段を備えている
請求項２１記載のパイプラインプロセッサにおける割込
み処理のための装置。 - 【請求項２３】 前記第１アドレス入力手段と前記第２
アドレス入力手段とに接続され、各命令の第１アドレス
を前記第１アドレス入力手段に伝送することにより、か
つ、各命令の第２アドレスを前記第２アドレス入力手段
に送ることにより命令を発行する命令発行手段を備えて
いる請求項２２記載のパイプラインプロセッサにおける
割込み処理のための装置。 - 【請求項２４】 前記命令発行手段と前記第２メモリと
に接続され、第２命令の第１アドレスが前記第２メモリ
に記憶された第１アドレスに一致した場合に、前記第２
命令の発行を禁止する発行制御手段を備えている請求項
２３記載のパイプラインプロセッサにおける割込み処理
のための装置。 - 【請求項２５】 前記第２メモリと前記例外手段とに接
続され、前記例外データが前記第２メモリ出力手段によ
って前記第３アドレスとほぼ同時に出力されるように、
選択された前記第２メモリ記憶素子に対応する第２メモ
リ記憶素子に前記例外データを記憶する例外データ記憶
手段を備えている請求項２４記載のパイプラインプロセ
ッサにおける割込み処理のための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US947215 | 1978-09-29 | ||
| US94721592A | 1992-09-18 | 1992-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195229A true JPH06195229A (ja) | 1994-07-15 |
| JP3556246B2 JP3556246B2 (ja) | 2004-08-18 |
Family
ID=25485754
Family Applications (1)
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|---|---|---|---|
| JP23358093A Expired - Fee Related JP3556246B2 (ja) | 1992-09-18 | 1993-09-20 | パイプラインプロセッサにおける割込み処理のための装置 |
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| Country | Link |
|---|---|
| US (1) | US5504925A (ja) |
| EP (1) | EP0588252B1 (ja) |
| JP (1) | JP3556246B2 (ja) |
| CA (1) | CA2105806C (ja) |
| DE (1) | DE69318914T2 (ja) |
Cited By (1)
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| WO1985000453A1 (en) * | 1983-07-11 | 1985-01-31 | Prime Computer, Inc. | Data processing system |
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| US5003462A (en) * | 1988-05-31 | 1991-03-26 | International Business Machines Corporation | Apparatus and method for implementing precise interrupts on a pipelined processor with multiple functional units with separate address translation interrupt means |
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- 1993-09-10 EP EP93114558A patent/EP0588252B1/en not_active Expired - Lifetime
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