JPH06188733A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

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JPH06188733A
JPH06188733A JP43A JP34053392A JPH06188733A JP H06188733 A JPH06188733 A JP H06188733A JP 43 A JP43 A JP 43A JP 34053392 A JP34053392 A JP 34053392A JP H06188733 A JPH06188733 A JP H06188733A
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JP
Japan
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control voltage
mix
frequency
voltage
pll circuit
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JP43A
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English (en)
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Yuji Arata
裕治 荒田
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Toshiba Corp
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 定常時は勿論のこと周波数の切替え時におい
ても局部発振周波数と主発振周波数との関係を常に最適
な状態に保持し、これにより誤動作の発生を確実に防止
しかつ位相雑音特性を良好に保持する。 【構成】 制御電圧生成回路40にて局部発振用制御電
圧VLOよりも一定値だけ低い切替用制御電圧V′MIX
生成し、かつ制御電圧切替回路28において、主発振用
PLL回路20のループフィルタ26から出力された制
御電圧VMIX と上記切替用制御電圧V′MIX との差が、
予め設定された所定電圧値未満になっているときには、
上記制御電圧VMIX をVCO21に供給し、一方上記制
御電圧VMIX と切替用制御電圧V′MIX との差が、上記
所定電圧値以上になっているときには、上記制御電圧V
MIX に代わって切替用制御電圧V′MIX をVCO21に
供給するようにしている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、例えば周波数分割方式
の衛星通信機器や、自動車電話機、携帯電話機、コード
レス電話機などの移動無線通信機に使用される周波数シ
ンセサイザに係わり、特に局部発振用のPLL回路と、
この局部発振用のPLL回路から発生された局部発振周
波数に基づいて主発振周波数を発生する主PLL回路と
を備えたいわゆるビートダウン形の周波数シンセサイザ
に関する。
【0002】
【従来の技術】一般に周波数分割方式の衛星通信機器や
移動無線通信機では、複数の無線チャネル周波数の中か
ら空きの無線チャネル周波数を選択することにより無線
通信が行なわれる。このため衛星通信機器や移動無線通
信機には、無線チャネル周波数の切替えのために周波数
シンセサイザが設けられている。
【0003】図5はこの種の周波数シンセサイザの一例
として、ビートダウン形の周波数シンセサイザの構成を
示したものである。この周波数シンセサイザは、局部発
振用のPLL回路1と、この局部発振用PLL回路から
発生された局部発振周波数に基づいて主発振周波数を発
生する主発振用PLL回路2とからなる2つのPLL回
路を備えている。
【0004】このうち先ず局部発振用のPLL回路1で
は、電圧制御発振器(VCO)11から発振された局部
発振周波数fLOが、可変分周器(DIV)12で分周さ
れたのち位相比較器(PD)13に帰還入力される。こ
の位相比較器13では、上記分周帰還された局部発振周
波数と基準発振周波数とが位相比較され、その位相差を
表わす信号が出力される。この位相差信号はループフィ
ルタ14で平滑されて直流の制御電圧VLOとなり、VC
O11に供給される。VCO11は、上記制御電圧VLO
に対応した周波数を有する局部発振周波数fLOを発振す
る。なお、上記基準発振周波数は、基準発振器3から発
生された基準発振周波数を固定分周器(DIV)15で
分周することにより生成される。
【0005】一方、主発振用PLL回路2では、電圧制
御発振器(VCO)21から発生された主発振周波数f
MIX が、ミキサ22で上記局部発振用PLL回路1から
発生された局部発振周波数fLOとミキシングされる。そ
して、このミキシング後の周波数は、ローパスフィルタ
23を通過し、さらに可変分周器(DIV)24で分周
されたのち位相比較器(PD)25に帰還入力される。
この位相比較器25では、上記帰還された分周周波数と
基準発振周波数との位相比較が行なわれ、その位相差を
表わす信号が出力される。この位相差信号はループフィ
ルタ26で平滑されて直流の制御電圧VMIX となり、V
CO21に供給される。VCO21は、上記制御電圧V
MIX に対応した周波数を有する主発振周波数fMIX を発
振する。なお上記基準発振周波数は、基準発振器3から
発生された基準発振周波数を固定分周器(DIV)27
で分周することにより生成される。
【0006】この様な構成において、主発振周波数f
MIX を切替える場合には、局部発振用PLL回路1の可
変分周器12および主発振用PLL回路2の可変分周器
24に対し、図示しない制御回路からそれぞれ分周数を
設定する。そうすると、局部発振周波数fLOが上記分周
数に応じた値に先ず切替わり、続いてこの局部発振周波
数fLOを基準にしてさらに主発振周波数が上記分周数に
応じた値に切替わる。すなわち、上記局部発振用PLL
回路1の分周数の切替えにより大きな周波数ステップΔ
LOで主発振周波数fMIX が切替わり、さらに主発振用
PLL回路2における分周数の切替えにより小さい周波
数ステップΔfMIX で主発振周波数fMIXが切替わる。
上記ΔfLOとΔfMIX との関係は、通常ΔfLO=n×Δ
MIX に設定される。ただし、nは1以上の整数であ
る。
【0007】
【発明が解決しようとする課題】ところで、この種の周
波数シンセサイザでは、一般に局部発振周波数fLOと主
発振周波数fMIX との関係が、fLO>fMIX でかつfLO
−fMIX が小さい値となるように設定されている。しか
し、周波数の切替えを行なった時に、各PLL回路1,
2のステップ応答の影響によって局部発振周波数fLO
よび主発振周波数fMIX がそれぞれオーバーシュートま
たはアンダーシュートを起こし、場合によっては上記局
部発振周波数fLOと主発振周波数fMIX との関係がfLO
<fMIX となってしまうことがあった。このような状態
に陥ると、各PLL回路1,2ではループのロック外れ
や誤ロックが発生して、正確な主発振周波数fMIX が発
振されない状態となる。この状態は、電波妨害等を引き
起こす原因となり非常に好ましくなかった。
【0008】一方、このロック外れや誤ロックの発生を
防止するために、上記fLO−fMIXの値を大きな値に設
定すると、この値に応じてローパスフィルタ23の遮断
周波数を高く設定しなければならない。しかし、このロ
ーパスフィルタ23の遮断周波数を高く設定すると、可
変分周器24の分周数が大きくなり、この結果位相雑音
特性の劣化を招来するという不具合があった。
【0009】本発明は上記事情に着目してなされたもの
で、その目的とするところは、定常時は勿論のこと周波
数の切替え時においても、局部発振周波数と主発振周波
数との関係を常に最適な状態に保持できるようにし、こ
れにより誤動作の発生を確実に防止しかつ位相雑音特性
を良好に保持し得る周波数シンセサイザを提供すること
にある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に本発明は、局部発振周波数を発生するための第1のP
LL回路と、この第1のPLL回路から発生された局部
発振周波数と自己の電圧制御発振器から発生された発振
周波数とを上記ミキサで混合し、この混合された周波数
と基準発振周波数との位相差に応じた第1の制御電圧を
生成して上記自己の電圧制御発振器の発振周波数を制御
する第2のPLL回路とを備えた周波数シンセサイザに
おいて、上記第1のPLL回路の電圧制御発振器に印加
される局部発振用制御電圧に基づいてこの制御電圧より
も一定値だけ小さい第2の制御電圧を生成する制御電圧
生成手段と、制御電圧切替手段とを新たに備えている。
そして、この制御信号切替手段により、上記第2のPL
L回路内で生成された第1の制御電圧と、上記電圧生成
手段により生成された第2の制御電圧との差が予め設定
した所定の範囲内にあるか否かを判定し、差が所定範囲
内にある状態では上記第1の制御電圧を選択して上記第
2のPLL回路の電圧制御発振器に印加し、一方上記差
が所定範囲外になっている状態では上記第2の制御電圧
を選択して上記第2のPLL回路の電圧制御発振器に印
加するようにしたものである。
【0011】
【作用】この結果本発明によれば、第1のPLL回路か
ら発振される局部発振周波数および第2のPLL回路か
ら発振される主発振周波数がともに安定している定常状
態においては、第1の制御電圧と、第2の制御電圧との
差は所定範囲内に収まっている。このため、第2のPL
L回路の電圧制御発振器には第1の制御電圧が印加さ
れ、これにより第2のPLL回路では通常通り自己のP
LLループで生成された制御電圧に従って発振動作が行
なわれる。この状態では、第2のPLL回路から発振さ
れる主発振周波数と、第1のPLL回路から発振される
局部発振周波数との差は所定範囲内に保持される。この
ため、第2のPLL回路のループにおける分周数は小さ
い値に設定することが可能となり、これにより位相雑音
特性は良好に保たれる。
【0012】これに対し、発振周波数の切替え時に、例
えば各PLL回路のステップ応答により第1の制御電圧
にオーバーシュートまたはアンダーシュートが発生し、
これにより第1の制御電圧と第2の制御電圧との差が所
定範囲を越えたとする。そうすると、第2のPLL回路
の電圧制御発振器には、第1の制御電圧に代わって第2
の制御電圧が印加される。ここで、この第2の制御電圧
は、電圧生成手段により局部発振用の制御電圧を基に生
成したものである。このため、第2のPLL回路から発
振される主発振周波数と、第1のPLL回路から発振さ
れる局部発振周波数との差は所定範囲内に保持される。
したがって、第2のPLL回路においてロック外れや誤
ロックが発生する心配はなくなる。
【0013】
【実施例】以下、本発明の実施例を説明する。
【0014】図1は、本発明の一実施例に係わる周波数
シンセサイザの構成を示す回路ブロック図である。な
お、同図において前記図5と同一部分には同一符号を付
して詳しい説明は省略する。
【0015】局部発振用PLL回路10のループフィル
タ14から出力された制御電圧VLOは、VCO11に印
加されるとともに制御電圧生成回路40に入力される。
この制御電圧生成回路40では、上記局部発振用の制御
電圧VLOを基に、この制御電圧VLOよりも一定値だけ低
い切替用制御電圧V′MIX が生成される。上記制御電圧
生成回路40は、具体的には例えば図2に示すごとくダ
イオード40aにより構成される。そして、上記局部発
振用の制御電圧VLOから上記ダイオード40aによる順
方向降下電圧を差し引いた電圧が切替用制御電圧V′
MIX として出力される。
【0016】また、主発振用のPLL回路20におい
て、ループフィルタ26とVCO21との間には制御電
圧切替回路28が介挿してある。この制御電圧切替回路
28では、主発振用PLL回路20のループフィルタ2
6から出力された制御電圧VMIX と、上記制御電圧生成
回路40により生成された切替用制御電圧V′MIX との
差の絶対値が、予め設定された所定電圧値ΔV未満にな
っているときには、つまり ΔV>|VMIX −V′MIX | を満足しているときには、上記制御電圧VMIX をVCO
21に供給する。
【0017】一方、上記制御電圧VMIX と切替用制御電
圧V′MIX との差の絶対値が、上記所定電圧ΔV以上に
なっているときには、つまり ΔV≦|VMIX −V′MIX | となっているときには、上記制御電圧VMIX に代わって
切替用制御電圧V′MIXをVCO21に供給する機能を
有する。
【0018】この制御電圧切替回路28は、具体的には
図2に示すごとく、ループフィルタ26の出力端を接地
するためのトランジスタ28aと、ループフィルタ26
とVCO21との間に直列に挿入された抵抗28bとか
ら構成される。トランジスタ28aは、発振周波数の切
替え時に無線通信機の図示しない制御回路から発生され
るリセット信号RSによって導通する。なお、上記所定
電圧ΔVは、上記制御電圧生成回路40のダイオード4
0aの順方向降下電圧により設定される。
【0019】次に、以上のように構成された回路の動作
を説明する。先ず定常状態においては、図3の期間Aに
示すように、図示しない制御回路からリセット信号RS
が発生されていない。このため、トランジスタ28aは
遮断状態(オフ状態)になっている。また、このときル
ープフィルタ26から出力された制御電圧VMIX と、制
御電圧生成回路40により生成された切替用制御電圧
V′MIX との関係は、VMIX >V′MIX となっている。
このため、ダイオード40aは非導通状態となり、この
結果VCO21には上記制御電圧VMIX が印加される。
したがって、VCO21からは上記ループフィルタ26
から出力された制御電圧VMIX に応じた発振周波数f
MIX が発振出力される。
【0020】さて、この状態で発振周波数を切り替える
べく、図示しない制御回路から局部発振用PLL回路1
0の可変分周器12および主発振用PLL回路20の可
変分周器24に対しそれぞれ新たな分周数が設定され、
かつトランジスタ28aにリセット信号RS(“H”レ
ベル)が供給されたとする。そうすると、トランジスタ
28aは上記リセット信号RSによって導通し、これに
よりループフィルタ26の出力端は接地される。このた
め、ループフィルタ26から出力されていた制御電圧V
MIX は、図3の期間Bに示すごとく0Vになる。そうす
ると、ダイオード40aが導通し、上記制御電圧VMIX
に代わって切替用制御電圧V′MIX がVCO21に印加
される。
【0021】この状態は、図3に示すごとく上記リセッ
ト信号RSがオフ(“L”レベル)に復帰して、ループ
フィルタ26から出力される制御電圧VMIX が上記切替
用制御電圧V′MIX を越えるまでの期間続き、それ以後
は再びループフィルタ26から出力される制御電圧V
MIX がVCO21lに印加される状態、つまり先に述べ
た定常状態に戻る。
【0022】このように本実施例では、制御電圧生成回
路40にて局部発振用制御電圧VLOよりも一定値だけ低
い切替用制御電圧V′MIX を生成し、かつ制御電圧切替
回路28において、主発振用PLL回路20のループフ
ィルタ26から出力された制御電圧VMIX と上記切替用
制御電圧V′MIX との差が、予め設定された所定電圧値
未満になっているときには、上記制御電圧VMIX をVC
O21に供給し、一方上記制御電圧VMIX と切替用制御
電圧V′MIX との差が、上記所定電圧値以上になってい
るときには、上記制御電圧VMIX に代わって切替用制御
電圧V′MIX をVCO21に供給するようにしている。
【0023】したがって本実施例によれば、定常時およ
び周波数切替え時に拘らず、局部発振周波数fLOと主発
振周波数fMIX との関係を、常にfLO>fMIX に保持す
ることが可能となり、これによりPLLループのロック
外れや誤ロックの発生を確実に防止することができる。
したがって、他の通信への干渉などの電波障害を引き起
こす心配はなくなる。また、局部発振周波数fLOと主発
振周波数fMIX との差fLO−fMIX を、ローパスフィル
タ23の遮断周波数よりも低い値となるように設定でき
るので、可変分周器24の分周数を小さくする設定する
ことが可能となり、これにより位相雑音特性を良好に保
つことができる。
【0024】次に、本発明の他の実施例を説明する。上
記実施例では、制御電圧生成回路40(ダイオード40
a)により生成された切替用制御電圧V′MIX を、その
ままVCO21に印加するように制御電圧切替回路を構
成した場合について述べた。しかし、このような構成で
は、局部発振用PLL回路が十分な電流容量を有してい
ないと、VCO21に対し十分な切替用制御電圧V′
MIX を印加することができなくなる。
【0025】この不具合を解消するためには、本実施例
では例えば制御電圧生成回路に電流供給用のトランジス
タを設けている。図4はその構成の一例を示したもので
ある。同図において、制御電圧生成回路41にはダイオ
ード40aに加えてトランジスタ40bが設けてある。
このトランジスタ40bのコレクタは電源端子(電圧V
cc)に接続され、またベースは上記ダイオード40aの
カソードに接続され、さらにエミッタはVCO21の入
力端子に接続されている。
【0026】このような構成であるから、制御電圧切替
回路28のトランジスタ28aにリセット信号RSが入
力され、これによりこのトランジスタ28aが導通する
と、上記電流供給用のトランジスタ40bのエミッタ
は、抵抗28bおよび上記トランジスタ28aを介して
接地される。したがって、このときダイオード40aか
ら出力された切替用制御電圧V′MIX が、トランジスタ
40bのベース・エミッタ間電圧VBE以上であれば、ト
ランジスタ28cは導通する。このトランジスタ40b
が導通すると、電源端子(電源電圧Vcc)から電源電流
がトランジスタ40b、抵抗28bおよびトランジスタ
28aをそれぞれ介して接地端子へ流れる。そして、こ
のとき上記抵抗28bの両端に発生する電圧降下が、切
替制御電圧V′MIX としてVCO21に供給される。な
お、上記電流供給用のトランジスタ40bは、リセット
信号RSがオフ(“L”レベル)に復帰して、ループフ
ィルタ26から出力される制御電圧VMIX が次第に増加
し、これにより VBE>|VMIX −V′MIX | を満足する値になった時点でオフとなる。そして、以後
は上記ループフィルタ26から出力される制御電圧V
MIX がVCO21に印加される。
【0027】このように本実施例であれば、制御電圧生
成回路41に電流供給用のトランジスタ40bを付加
し、制御電圧VMIX に代わって切替用制御電圧V′MIX
をVCO21に供給するに際し、この電流供給用のトラ
ンジスタ40bを介して電源電流を抵抗28bに流し、
この抵抗28bの両端に発生する電圧を切替用制御電圧
V′MIX としてVCO21に印加するようにしたので、
局部発振用PLL回路側が十分な電流容量を有していな
い場合でも、VCO21に対し確実に切替用制御電圧
V′MIX を供給することができる。
【0028】なお、本発明は上記各実施例に限定される
ものではない。例えば、前記実施例では制御電圧生成回
路40に1個のダイオード40aを設け、このダイオー
ド40aにより切替用制御電圧V′MIX を生成するよう
にしたが、ダイオード1個だけでは不十分な場合にはダ
イオード40aを複数個直列に接続するようにしてもよ
く、また抵抗を直列に接続するようにしてもよい。
【0029】また、各PLL回路がディジタルPLL回
路により構成される場合には、制御電圧の生成および制
御電圧切替を、D/Dコンバータやコンパレータなどを
用いて構成してもよい。
【0030】その他、制御電圧生成手段および制御電圧
切替手段の構成、第1および第2の各PLL回路の構
成、および無線通信機の種類等についても、本発明の要
旨を逸脱しない範囲で種々変形して実施できる。
【0031】
【発明の効果】以上詳述したように本発明では、制御電
圧生成手段と、制御電圧切替手段とを備え、制御電圧生
成手段により、局部路発振用の第1のPLL回路の電圧
制御発振器に印加される局部発振用制御電圧に基づいて
この制御電圧よりも一定値だけ小さい第2の制御電圧を
生成している。そして、上記制御信号切替手段により、
主発振用の第2のPLL回路内で生成された第1の制御
電圧と、上記電圧生成手段により生成された第2の制御
電圧との差が、予め設定した所定の範囲内にあるか否か
を判定し、所定の範囲内にある場合には上記第1の制御
電圧を選択して上記第2のPLL回路の電圧制御発振器
に印加し、一方上記差が所定範囲外になっている場合に
は上記第2の制御電圧を選択して上記第2のPLL回路
の電圧制御発振器に印加するようにしている。
【0032】したがって本発明によれば、定常時は勿論
のこと周波数の切替え時においても、局部発振周波数と
主発振周波数との関係を常に最適な状態に保持すること
ができ、これにより誤動作の発生を確実に防止しかつ位
相雑音特性を良好に保持し得る周波数シンセサイザを提
供することができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係わる周波数シンセサイザ
の構成を示す回路ブロック図。
【図2】図1に示した周波数シンセサイザの要部構成を
示す回路図。
【図3】図2に示した回路の動作説明に使用するための
信号波形図。
【図4】本発明の他の実施例に係わる周波数シンセサイ
ザの構成を示す回路ブロック図。
【図5】従来のビートダウン形周波数シンセサイザの構
成の一例を示す回路ブロック図。
【符号の説明】
1,10…局部発振用PLL回路 2,20…主発振用
PLL回路 3…基準発振器 11,21…電圧制
御発振器(VCO) 12,24…可変分周器 13,25…位相比
較器(PD) 14,26…ループフィルタ 15,27…固定分
周器 22…ミキサ 23…ローパスフィ
ルタ 28…制御電圧切替回路 28a…リセット用
のトランジスタ 28b…抵抗 40,41…制御電
圧生成回路 40a…ダイオード 40b…電流供給用
のトランジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 電圧制御発振器から局部発振周波数を発
    生するための第1のPLL回路と、ループ中にミキサを
    有した第2のPLL回路とを備え、この第2のPLL回
    路において、上記第1のPLL回路から発生された局部
    発振周波数と自己の電圧制御発振器から発生された発振
    周波数とを上記ミキサで混合し、この混合された周波数
    と基準発振周波数との位相差に応じた第1の制御電圧を
    生成して、この第1の制御電圧により上記自己の電圧制
    御発振器の発振周波数を制御する周波数シンセサイザに
    おいて、 前記第1のPLL回路の電圧制御発振器に印加される局
    部発振用制御電圧に基づいて、この制御電圧よりも一定
    値だけ小さい第2の制御電圧を生成するための電圧生成
    手段と、 前記第2のPLL回路内で生成された第1の制御電圧と
    前記電圧生成手段により生成された第2の制御電圧との
    差が予め設定した所定の範囲内にあるか否かを判定し、
    差が所定範囲内にある状態では前記第1の制御電圧を選
    択して前記第2のPLL回路の電圧制御発振器に印加
    し、前記差が所定範囲外になっている状態では前記第2
    の制御電圧を選択して前記第2のPLL回路の電圧制御
    発振器に印加するための制御電圧切替手段とを具備した
    ことを特徴とする周波数シンセサイザ。
JP43A 1992-12-21 1992-12-21 周波数シンセサイザ Pending JPH06188733A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016167283A1 (ja) * 2015-04-15 2016-10-20 三菱電機株式会社 シンセサイザ

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WO2016167283A1 (ja) * 2015-04-15 2016-10-20 三菱電機株式会社 シンセサイザ
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