JPH06188733A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH06188733A JPH06188733A JP43A JP34053392A JPH06188733A JP H06188733 A JPH06188733 A JP H06188733A JP 43 A JP43 A JP 43A JP 34053392 A JP34053392 A JP 34053392A JP H06188733 A JPH06188733 A JP H06188733A
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- JP
- Japan
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- control voltage
- mix
- frequency
- voltage
- pll circuit
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 定常時は勿論のこと周波数の切替え時におい
ても局部発振周波数と主発振周波数との関係を常に最適
な状態に保持し、これにより誤動作の発生を確実に防止
しかつ位相雑音特性を良好に保持する。 【構成】 制御電圧生成回路４０にて局部発振用制御電
圧ＶLOよりも一定値だけ低い切替用制御電圧Ｖ′MIX を
生成し、かつ制御電圧切替回路２８において、主発振用
ＰＬＬ回路２０のループフィルタ２６から出力された制
御電圧ＶMIX と上記切替用制御電圧Ｖ′MIX との差が、
予め設定された所定電圧値未満になっているときには、
上記制御電圧ＶMIX をＶＣＯ２１に供給し、一方上記制
御電圧ＶMIX と切替用制御電圧Ｖ′MIX との差が、上記
所定電圧値以上になっているときには、上記制御電圧Ｖ
MIX に代わって切替用制御電圧Ｖ′MIX をＶＣＯ２１に
供給するようにしている。
ても局部発振周波数と主発振周波数との関係を常に最適
な状態に保持し、これにより誤動作の発生を確実に防止
しかつ位相雑音特性を良好に保持する。 【構成】 制御電圧生成回路４０にて局部発振用制御電
圧ＶLOよりも一定値だけ低い切替用制御電圧Ｖ′MIX を
生成し、かつ制御電圧切替回路２８において、主発振用
ＰＬＬ回路２０のループフィルタ２６から出力された制
御電圧ＶMIX と上記切替用制御電圧Ｖ′MIX との差が、
予め設定された所定電圧値未満になっているときには、
上記制御電圧ＶMIX をＶＣＯ２１に供給し、一方上記制
御電圧ＶMIX と切替用制御電圧Ｖ′MIX との差が、上記
所定電圧値以上になっているときには、上記制御電圧Ｖ
MIX に代わって切替用制御電圧Ｖ′MIX をＶＣＯ２１に
供給するようにしている。
Description
【０００１】
【産業上の利用分野】本発明は、例えば周波数分割方式
の衛星通信機器や、自動車電話機、携帯電話機、コード
レス電話機などの移動無線通信機に使用される周波数シ
ンセサイザに係わり、特に局部発振用のＰＬＬ回路と、
この局部発振用のＰＬＬ回路から発生された局部発振周
波数に基づいて主発振周波数を発生する主ＰＬＬ回路と
を備えたいわゆるビートダウン形の周波数シンセサイザ
に関する。
の衛星通信機器や、自動車電話機、携帯電話機、コード
レス電話機などの移動無線通信機に使用される周波数シ
ンセサイザに係わり、特に局部発振用のＰＬＬ回路と、
この局部発振用のＰＬＬ回路から発生された局部発振周
波数に基づいて主発振周波数を発生する主ＰＬＬ回路と
を備えたいわゆるビートダウン形の周波数シンセサイザ
に関する。
【０００２】
【従来の技術】一般に周波数分割方式の衛星通信機器や
移動無線通信機では、複数の無線チャネル周波数の中か
ら空きの無線チャネル周波数を選択することにより無線
通信が行なわれる。このため衛星通信機器や移動無線通
信機には、無線チャネル周波数の切替えのために周波数
シンセサイザが設けられている。
移動無線通信機では、複数の無線チャネル周波数の中か
ら空きの無線チャネル周波数を選択することにより無線
通信が行なわれる。このため衛星通信機器や移動無線通
信機には、無線チャネル周波数の切替えのために周波数
シンセサイザが設けられている。
【０００３】図５はこの種の周波数シンセサイザの一例
として、ビートダウン形の周波数シンセサイザの構成を
示したものである。この周波数シンセサイザは、局部発
振用のＰＬＬ回路１と、この局部発振用ＰＬＬ回路から
発生された局部発振周波数に基づいて主発振周波数を発
生する主発振用ＰＬＬ回路２とからなる２つのＰＬＬ回
路を備えている。
として、ビートダウン形の周波数シンセサイザの構成を
示したものである。この周波数シンセサイザは、局部発
振用のＰＬＬ回路１と、この局部発振用ＰＬＬ回路から
発生された局部発振周波数に基づいて主発振周波数を発
生する主発振用ＰＬＬ回路２とからなる２つのＰＬＬ回
路を備えている。
【０００４】このうち先ず局部発振用のＰＬＬ回路１で
は、電圧制御発振器（ＶＣＯ）１１から発振された局部
発振周波数ｆLOが、可変分周器（ＤＩＶ）１２で分周さ
れたのち位相比較器（ＰＤ）１３に帰還入力される。こ
の位相比較器１３では、上記分周帰還された局部発振周
波数と基準発振周波数とが位相比較され、その位相差を
表わす信号が出力される。この位相差信号はループフィ
ルタ１４で平滑されて直流の制御電圧ＶLOとなり、ＶＣ
Ｏ１１に供給される。ＶＣＯ１１は、上記制御電圧ＶLO
に対応した周波数を有する局部発振周波数ｆLOを発振す
る。なお、上記基準発振周波数は、基準発振器３から発
生された基準発振周波数を固定分周器（ＤＩＶ）１５で
分周することにより生成される。
は、電圧制御発振器（ＶＣＯ）１１から発振された局部
発振周波数ｆLOが、可変分周器（ＤＩＶ）１２で分周さ
れたのち位相比較器（ＰＤ）１３に帰還入力される。こ
の位相比較器１３では、上記分周帰還された局部発振周
波数と基準発振周波数とが位相比較され、その位相差を
表わす信号が出力される。この位相差信号はループフィ
ルタ１４で平滑されて直流の制御電圧ＶLOとなり、ＶＣ
Ｏ１１に供給される。ＶＣＯ１１は、上記制御電圧ＶLO
に対応した周波数を有する局部発振周波数ｆLOを発振す
る。なお、上記基準発振周波数は、基準発振器３から発
生された基準発振周波数を固定分周器（ＤＩＶ）１５で
分周することにより生成される。
【０００５】一方、主発振用ＰＬＬ回路２では、電圧制
御発振器（ＶＣＯ）２１から発生された主発振周波数ｆ
MIX が、ミキサ２２で上記局部発振用ＰＬＬ回路１から
発生された局部発振周波数ｆLOとミキシングされる。そ
して、このミキシング後の周波数は、ローパスフィルタ
２３を通過し、さらに可変分周器（ＤＩＶ）２４で分周
されたのち位相比較器（ＰＤ）２５に帰還入力される。
この位相比較器２５では、上記帰還された分周周波数と
基準発振周波数との位相比較が行なわれ、その位相差を
表わす信号が出力される。この位相差信号はループフィ
ルタ２６で平滑されて直流の制御電圧ＶMIX となり、Ｖ
ＣＯ２１に供給される。ＶＣＯ２１は、上記制御電圧Ｖ
MIX に対応した周波数を有する主発振周波数ｆMIX を発
振する。なお上記基準発振周波数は、基準発振器３から
発生された基準発振周波数を固定分周器（ＤＩＶ）２７
で分周することにより生成される。
御発振器（ＶＣＯ）２１から発生された主発振周波数ｆ
MIX が、ミキサ２２で上記局部発振用ＰＬＬ回路１から
発生された局部発振周波数ｆLOとミキシングされる。そ
して、このミキシング後の周波数は、ローパスフィルタ
２３を通過し、さらに可変分周器（ＤＩＶ）２４で分周
されたのち位相比較器（ＰＤ）２５に帰還入力される。
この位相比較器２５では、上記帰還された分周周波数と
基準発振周波数との位相比較が行なわれ、その位相差を
表わす信号が出力される。この位相差信号はループフィ
ルタ２６で平滑されて直流の制御電圧ＶMIX となり、Ｖ
ＣＯ２１に供給される。ＶＣＯ２１は、上記制御電圧Ｖ
MIX に対応した周波数を有する主発振周波数ｆMIX を発
振する。なお上記基準発振周波数は、基準発振器３から
発生された基準発振周波数を固定分周器（ＤＩＶ）２７
で分周することにより生成される。
【０００６】この様な構成において、主発振周波数ｆ
MIX を切替える場合には、局部発振用ＰＬＬ回路１の可
変分周器１２および主発振用ＰＬＬ回路２の可変分周器
２４に対し、図示しない制御回路からそれぞれ分周数を
設定する。そうすると、局部発振周波数ｆLOが上記分周
数に応じた値に先ず切替わり、続いてこの局部発振周波
数ｆLOを基準にしてさらに主発振周波数が上記分周数に
応じた値に切替わる。すなわち、上記局部発振用ＰＬＬ
回路１の分周数の切替えにより大きな周波数ステップΔ
ｆLOで主発振周波数ｆMIX が切替わり、さらに主発振用
ＰＬＬ回路２における分周数の切替えにより小さい周波
数ステップΔｆMIX で主発振周波数ｆMIXが切替わる。
上記ΔｆLOとΔｆMIX との関係は、通常ΔｆLO＝ｎ×Δ
ｆMIX に設定される。ただし、ｎは１以上の整数であ
る。
MIX を切替える場合には、局部発振用ＰＬＬ回路１の可
変分周器１２および主発振用ＰＬＬ回路２の可変分周器
２４に対し、図示しない制御回路からそれぞれ分周数を
設定する。そうすると、局部発振周波数ｆLOが上記分周
数に応じた値に先ず切替わり、続いてこの局部発振周波
数ｆLOを基準にしてさらに主発振周波数が上記分周数に
応じた値に切替わる。すなわち、上記局部発振用ＰＬＬ
回路１の分周数の切替えにより大きな周波数ステップΔ
ｆLOで主発振周波数ｆMIX が切替わり、さらに主発振用
ＰＬＬ回路２における分周数の切替えにより小さい周波
数ステップΔｆMIX で主発振周波数ｆMIXが切替わる。
上記ΔｆLOとΔｆMIX との関係は、通常ΔｆLO＝ｎ×Δ
ｆMIX に設定される。ただし、ｎは１以上の整数であ
る。
【０００７】
【発明が解決しようとする課題】ところで、この種の周
波数シンセサイザでは、一般に局部発振周波数ｆLOと主
発振周波数ｆMIX との関係が、ｆLO＞ｆMIX でかつｆLO
−ｆMIX が小さい値となるように設定されている。しか
し、周波数の切替えを行なった時に、各ＰＬＬ回路１，
２のステップ応答の影響によって局部発振周波数ｆLOお
よび主発振周波数ｆMIX がそれぞれオーバーシュートま
たはアンダーシュートを起こし、場合によっては上記局
部発振周波数ｆLOと主発振周波数ｆMIX との関係がｆLO
＜ｆMIX となってしまうことがあった。このような状態
に陥ると、各ＰＬＬ回路１，２ではループのロック外れ
や誤ロックが発生して、正確な主発振周波数ｆMIX が発
振されない状態となる。この状態は、電波妨害等を引き
起こす原因となり非常に好ましくなかった。
波数シンセサイザでは、一般に局部発振周波数ｆLOと主
発振周波数ｆMIX との関係が、ｆLO＞ｆMIX でかつｆLO
−ｆMIX が小さい値となるように設定されている。しか
し、周波数の切替えを行なった時に、各ＰＬＬ回路１，
２のステップ応答の影響によって局部発振周波数ｆLOお
よび主発振周波数ｆMIX がそれぞれオーバーシュートま
たはアンダーシュートを起こし、場合によっては上記局
部発振周波数ｆLOと主発振周波数ｆMIX との関係がｆLO
＜ｆMIX となってしまうことがあった。このような状態
に陥ると、各ＰＬＬ回路１，２ではループのロック外れ
や誤ロックが発生して、正確な主発振周波数ｆMIX が発
振されない状態となる。この状態は、電波妨害等を引き
起こす原因となり非常に好ましくなかった。
【０００８】一方、このロック外れや誤ロックの発生を
防止するために、上記ｆLO−ｆMIXの値を大きな値に設
定すると、この値に応じてローパスフィルタ２３の遮断
周波数を高く設定しなければならない。しかし、このロ
ーパスフィルタ２３の遮断周波数を高く設定すると、可
変分周器２４の分周数が大きくなり、この結果位相雑音
特性の劣化を招来するという不具合があった。
防止するために、上記ｆLO−ｆMIXの値を大きな値に設
定すると、この値に応じてローパスフィルタ２３の遮断
周波数を高く設定しなければならない。しかし、このロ
ーパスフィルタ２３の遮断周波数を高く設定すると、可
変分周器２４の分周数が大きくなり、この結果位相雑音
特性の劣化を招来するという不具合があった。
【０００９】本発明は上記事情に着目してなされたもの
で、その目的とするところは、定常時は勿論のこと周波
数の切替え時においても、局部発振周波数と主発振周波
数との関係を常に最適な状態に保持できるようにし、こ
れにより誤動作の発生を確実に防止しかつ位相雑音特性
を良好に保持し得る周波数シンセサイザを提供すること
にある。
で、その目的とするところは、定常時は勿論のこと周波
数の切替え時においても、局部発振周波数と主発振周波
数との関係を常に最適な状態に保持できるようにし、こ
れにより誤動作の発生を確実に防止しかつ位相雑音特性
を良好に保持し得る周波数シンセサイザを提供すること
にある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、局部発振周波数を発生するための第１のＰ
ＬＬ回路と、この第１のＰＬＬ回路から発生された局部
発振周波数と自己の電圧制御発振器から発生された発振
周波数とを上記ミキサで混合し、この混合された周波数
と基準発振周波数との位相差に応じた第１の制御電圧を
生成して上記自己の電圧制御発振器の発振周波数を制御
する第２のＰＬＬ回路とを備えた周波数シンセサイザに
おいて、上記第１のＰＬＬ回路の電圧制御発振器に印加
される局部発振用制御電圧に基づいてこの制御電圧より
も一定値だけ小さい第２の制御電圧を生成する制御電圧
生成手段と、制御電圧切替手段とを新たに備えている。
そして、この制御信号切替手段により、上記第２のＰＬ
Ｌ回路内で生成された第１の制御電圧と、上記電圧生成
手段により生成された第２の制御電圧との差が予め設定
した所定の範囲内にあるか否かを判定し、差が所定範囲
内にある状態では上記第１の制御電圧を選択して上記第
２のＰＬＬ回路の電圧制御発振器に印加し、一方上記差
が所定範囲外になっている状態では上記第２の制御電圧
を選択して上記第２のＰＬＬ回路の電圧制御発振器に印
加するようにしたものである。
に本発明は、局部発振周波数を発生するための第１のＰ
ＬＬ回路と、この第１のＰＬＬ回路から発生された局部
発振周波数と自己の電圧制御発振器から発生された発振
周波数とを上記ミキサで混合し、この混合された周波数
と基準発振周波数との位相差に応じた第１の制御電圧を
生成して上記自己の電圧制御発振器の発振周波数を制御
する第２のＰＬＬ回路とを備えた周波数シンセサイザに
おいて、上記第１のＰＬＬ回路の電圧制御発振器に印加
される局部発振用制御電圧に基づいてこの制御電圧より
も一定値だけ小さい第２の制御電圧を生成する制御電圧
生成手段と、制御電圧切替手段とを新たに備えている。
そして、この制御信号切替手段により、上記第２のＰＬ
Ｌ回路内で生成された第１の制御電圧と、上記電圧生成
手段により生成された第２の制御電圧との差が予め設定
した所定の範囲内にあるか否かを判定し、差が所定範囲
内にある状態では上記第１の制御電圧を選択して上記第
２のＰＬＬ回路の電圧制御発振器に印加し、一方上記差
が所定範囲外になっている状態では上記第２の制御電圧
を選択して上記第２のＰＬＬ回路の電圧制御発振器に印
加するようにしたものである。
【００１１】
【作用】この結果本発明によれば、第１のＰＬＬ回路か
ら発振される局部発振周波数および第２のＰＬＬ回路か
ら発振される主発振周波数がともに安定している定常状
態においては、第１の制御電圧と、第２の制御電圧との
差は所定範囲内に収まっている。このため、第２のＰＬ
Ｌ回路の電圧制御発振器には第１の制御電圧が印加さ
れ、これにより第２のＰＬＬ回路では通常通り自己のＰ
ＬＬループで生成された制御電圧に従って発振動作が行
なわれる。この状態では、第２のＰＬＬ回路から発振さ
れる主発振周波数と、第１のＰＬＬ回路から発振される
局部発振周波数との差は所定範囲内に保持される。この
ため、第２のＰＬＬ回路のループにおける分周数は小さ
い値に設定することが可能となり、これにより位相雑音
特性は良好に保たれる。
ら発振される局部発振周波数および第２のＰＬＬ回路か
ら発振される主発振周波数がともに安定している定常状
態においては、第１の制御電圧と、第２の制御電圧との
差は所定範囲内に収まっている。このため、第２のＰＬ
Ｌ回路の電圧制御発振器には第１の制御電圧が印加さ
れ、これにより第２のＰＬＬ回路では通常通り自己のＰ
ＬＬループで生成された制御電圧に従って発振動作が行
なわれる。この状態では、第２のＰＬＬ回路から発振さ
れる主発振周波数と、第１のＰＬＬ回路から発振される
局部発振周波数との差は所定範囲内に保持される。この
ため、第２のＰＬＬ回路のループにおける分周数は小さ
い値に設定することが可能となり、これにより位相雑音
特性は良好に保たれる。
【００１２】これに対し、発振周波数の切替え時に、例
えば各ＰＬＬ回路のステップ応答により第１の制御電圧
にオーバーシュートまたはアンダーシュートが発生し、
これにより第１の制御電圧と第２の制御電圧との差が所
定範囲を越えたとする。そうすると、第２のＰＬＬ回路
の電圧制御発振器には、第１の制御電圧に代わって第２
の制御電圧が印加される。ここで、この第２の制御電圧
は、電圧生成手段により局部発振用の制御電圧を基に生
成したものである。このため、第２のＰＬＬ回路から発
振される主発振周波数と、第１のＰＬＬ回路から発振さ
れる局部発振周波数との差は所定範囲内に保持される。
したがって、第２のＰＬＬ回路においてロック外れや誤
ロックが発生する心配はなくなる。
えば各ＰＬＬ回路のステップ応答により第１の制御電圧
にオーバーシュートまたはアンダーシュートが発生し、
これにより第１の制御電圧と第２の制御電圧との差が所
定範囲を越えたとする。そうすると、第２のＰＬＬ回路
の電圧制御発振器には、第１の制御電圧に代わって第２
の制御電圧が印加される。ここで、この第２の制御電圧
は、電圧生成手段により局部発振用の制御電圧を基に生
成したものである。このため、第２のＰＬＬ回路から発
振される主発振周波数と、第１のＰＬＬ回路から発振さ
れる局部発振周波数との差は所定範囲内に保持される。
したがって、第２のＰＬＬ回路においてロック外れや誤
ロックが発生する心配はなくなる。
【００１３】
【実施例】以下、本発明の実施例を説明する。
【００１４】図１は、本発明の一実施例に係わる周波数
シンセサイザの構成を示す回路ブロック図である。な
お、同図において前記図５と同一部分には同一符号を付
して詳しい説明は省略する。
シンセサイザの構成を示す回路ブロック図である。な
お、同図において前記図５と同一部分には同一符号を付
して詳しい説明は省略する。
【００１５】局部発振用ＰＬＬ回路１０のループフィル
タ１４から出力された制御電圧ＶLOは、ＶＣＯ１１に印
加されるとともに制御電圧生成回路４０に入力される。
この制御電圧生成回路４０では、上記局部発振用の制御
電圧ＶLOを基に、この制御電圧ＶLOよりも一定値だけ低
い切替用制御電圧Ｖ′MIX が生成される。上記制御電圧
生成回路４０は、具体的には例えば図２に示すごとくダ
イオード４０ａにより構成される。そして、上記局部発
振用の制御電圧ＶLOから上記ダイオード４０ａによる順
方向降下電圧を差し引いた電圧が切替用制御電圧Ｖ′
MIX として出力される。
タ１４から出力された制御電圧ＶLOは、ＶＣＯ１１に印
加されるとともに制御電圧生成回路４０に入力される。
この制御電圧生成回路４０では、上記局部発振用の制御
電圧ＶLOを基に、この制御電圧ＶLOよりも一定値だけ低
い切替用制御電圧Ｖ′MIX が生成される。上記制御電圧
生成回路４０は、具体的には例えば図２に示すごとくダ
イオード４０ａにより構成される。そして、上記局部発
振用の制御電圧ＶLOから上記ダイオード４０ａによる順
方向降下電圧を差し引いた電圧が切替用制御電圧Ｖ′
MIX として出力される。
【００１６】また、主発振用のＰＬＬ回路２０におい
て、ループフィルタ２６とＶＣＯ２１との間には制御電
圧切替回路２８が介挿してある。この制御電圧切替回路
２８では、主発振用ＰＬＬ回路２０のループフィルタ２
６から出力された制御電圧ＶMIX と、上記制御電圧生成
回路４０により生成された切替用制御電圧Ｖ′MIX との
差の絶対値が、予め設定された所定電圧値ΔＶ未満にな
っているときには、つまり ΔＶ＞｜ＶMIX −Ｖ′MIX ｜ を満足しているときには、上記制御電圧ＶMIX をＶＣＯ
２１に供給する。
て、ループフィルタ２６とＶＣＯ２１との間には制御電
圧切替回路２８が介挿してある。この制御電圧切替回路
２８では、主発振用ＰＬＬ回路２０のループフィルタ２
６から出力された制御電圧ＶMIX と、上記制御電圧生成
回路４０により生成された切替用制御電圧Ｖ′MIX との
差の絶対値が、予め設定された所定電圧値ΔＶ未満にな
っているときには、つまり ΔＶ＞｜ＶMIX −Ｖ′MIX ｜ を満足しているときには、上記制御電圧ＶMIX をＶＣＯ
２１に供給する。
【００１７】一方、上記制御電圧ＶMIX と切替用制御電
圧Ｖ′MIX との差の絶対値が、上記所定電圧ΔＶ以上に
なっているときには、つまり ΔＶ≦｜ＶMIX −Ｖ′MIX ｜ となっているときには、上記制御電圧ＶMIX に代わって
切替用制御電圧Ｖ′MIXをＶＣＯ２１に供給する機能を
有する。
圧Ｖ′MIX との差の絶対値が、上記所定電圧ΔＶ以上に
なっているときには、つまり ΔＶ≦｜ＶMIX −Ｖ′MIX ｜ となっているときには、上記制御電圧ＶMIX に代わって
切替用制御電圧Ｖ′MIXをＶＣＯ２１に供給する機能を
有する。
【００１８】この制御電圧切替回路２８は、具体的には
図２に示すごとく、ループフィルタ２６の出力端を接地
するためのトランジスタ２８ａと、ループフィルタ２６
とＶＣＯ２１との間に直列に挿入された抵抗２８ｂとか
ら構成される。トランジスタ２８ａは、発振周波数の切
替え時に無線通信機の図示しない制御回路から発生され
るリセット信号ＲＳによって導通する。なお、上記所定
電圧ΔＶは、上記制御電圧生成回路４０のダイオード４
０ａの順方向降下電圧により設定される。
図２に示すごとく、ループフィルタ２６の出力端を接地
するためのトランジスタ２８ａと、ループフィルタ２６
とＶＣＯ２１との間に直列に挿入された抵抗２８ｂとか
ら構成される。トランジスタ２８ａは、発振周波数の切
替え時に無線通信機の図示しない制御回路から発生され
るリセット信号ＲＳによって導通する。なお、上記所定
電圧ΔＶは、上記制御電圧生成回路４０のダイオード４
０ａの順方向降下電圧により設定される。
【００１９】次に、以上のように構成された回路の動作
を説明する。先ず定常状態においては、図３の期間Ａに
示すように、図示しない制御回路からリセット信号ＲＳ
が発生されていない。このため、トランジスタ２８ａは
遮断状態（オフ状態）になっている。また、このときル
ープフィルタ２６から出力された制御電圧ＶMIX と、制
御電圧生成回路４０により生成された切替用制御電圧
Ｖ′MIX との関係は、ＶMIX ＞Ｖ′MIX となっている。
このため、ダイオード４０ａは非導通状態となり、この
結果ＶＣＯ２１には上記制御電圧ＶMIX が印加される。
したがって、ＶＣＯ２１からは上記ループフィルタ２６
から出力された制御電圧ＶMIX に応じた発振周波数ｆ
MIX が発振出力される。
を説明する。先ず定常状態においては、図３の期間Ａに
示すように、図示しない制御回路からリセット信号ＲＳ
が発生されていない。このため、トランジスタ２８ａは
遮断状態（オフ状態）になっている。また、このときル
ープフィルタ２６から出力された制御電圧ＶMIX と、制
御電圧生成回路４０により生成された切替用制御電圧
Ｖ′MIX との関係は、ＶMIX ＞Ｖ′MIX となっている。
このため、ダイオード４０ａは非導通状態となり、この
結果ＶＣＯ２１には上記制御電圧ＶMIX が印加される。
したがって、ＶＣＯ２１からは上記ループフィルタ２６
から出力された制御電圧ＶMIX に応じた発振周波数ｆ
MIX が発振出力される。
【００２０】さて、この状態で発振周波数を切り替える
べく、図示しない制御回路から局部発振用ＰＬＬ回路１
０の可変分周器１２および主発振用ＰＬＬ回路２０の可
変分周器２４に対しそれぞれ新たな分周数が設定され、
かつトランジスタ２８ａにリセット信号ＲＳ（“Ｈ”レ
ベル）が供給されたとする。そうすると、トランジスタ
２８ａは上記リセット信号ＲＳによって導通し、これに
よりループフィルタ２６の出力端は接地される。このた
め、ループフィルタ２６から出力されていた制御電圧Ｖ
MIX は、図３の期間Ｂに示すごとく０Ｖになる。そうす
ると、ダイオード４０ａが導通し、上記制御電圧ＶMIX
に代わって切替用制御電圧Ｖ′MIX がＶＣＯ２１に印加
される。
べく、図示しない制御回路から局部発振用ＰＬＬ回路１
０の可変分周器１２および主発振用ＰＬＬ回路２０の可
変分周器２４に対しそれぞれ新たな分周数が設定され、
かつトランジスタ２８ａにリセット信号ＲＳ（“Ｈ”レ
ベル）が供給されたとする。そうすると、トランジスタ
２８ａは上記リセット信号ＲＳによって導通し、これに
よりループフィルタ２６の出力端は接地される。このた
め、ループフィルタ２６から出力されていた制御電圧Ｖ
MIX は、図３の期間Ｂに示すごとく０Ｖになる。そうす
ると、ダイオード４０ａが導通し、上記制御電圧ＶMIX
に代わって切替用制御電圧Ｖ′MIX がＶＣＯ２１に印加
される。
【００２１】この状態は、図３に示すごとく上記リセッ
ト信号ＲＳがオフ（“Ｌ”レベル）に復帰して、ループ
フィルタ２６から出力される制御電圧ＶMIX が上記切替
用制御電圧Ｖ′MIX を越えるまでの期間続き、それ以後
は再びループフィルタ２６から出力される制御電圧Ｖ
MIX がＶＣＯ２１ｌに印加される状態、つまり先に述べ
た定常状態に戻る。
ト信号ＲＳがオフ（“Ｌ”レベル）に復帰して、ループ
フィルタ２６から出力される制御電圧ＶMIX が上記切替
用制御電圧Ｖ′MIX を越えるまでの期間続き、それ以後
は再びループフィルタ２６から出力される制御電圧Ｖ
MIX がＶＣＯ２１ｌに印加される状態、つまり先に述べ
た定常状態に戻る。
【００２２】このように本実施例では、制御電圧生成回
路４０にて局部発振用制御電圧ＶLOよりも一定値だけ低
い切替用制御電圧Ｖ′MIX を生成し、かつ制御電圧切替
回路２８において、主発振用ＰＬＬ回路２０のループフ
ィルタ２６から出力された制御電圧ＶMIX と上記切替用
制御電圧Ｖ′MIX との差が、予め設定された所定電圧値
未満になっているときには、上記制御電圧ＶMIX をＶＣ
Ｏ２１に供給し、一方上記制御電圧ＶMIX と切替用制御
電圧Ｖ′MIX との差が、上記所定電圧値以上になってい
るときには、上記制御電圧ＶMIX に代わって切替用制御
電圧Ｖ′MIX をＶＣＯ２１に供給するようにしている。
路４０にて局部発振用制御電圧ＶLOよりも一定値だけ低
い切替用制御電圧Ｖ′MIX を生成し、かつ制御電圧切替
回路２８において、主発振用ＰＬＬ回路２０のループフ
ィルタ２６から出力された制御電圧ＶMIX と上記切替用
制御電圧Ｖ′MIX との差が、予め設定された所定電圧値
未満になっているときには、上記制御電圧ＶMIX をＶＣ
Ｏ２１に供給し、一方上記制御電圧ＶMIX と切替用制御
電圧Ｖ′MIX との差が、上記所定電圧値以上になってい
るときには、上記制御電圧ＶMIX に代わって切替用制御
電圧Ｖ′MIX をＶＣＯ２１に供給するようにしている。
【００２３】したがって本実施例によれば、定常時およ
び周波数切替え時に拘らず、局部発振周波数ｆLOと主発
振周波数ｆMIX との関係を、常にｆLO＞ｆMIX に保持す
ることが可能となり、これによりＰＬＬループのロック
外れや誤ロックの発生を確実に防止することができる。
したがって、他の通信への干渉などの電波障害を引き起
こす心配はなくなる。また、局部発振周波数ｆLOと主発
振周波数ｆMIX との差ｆLO−ｆMIX を、ローパスフィル
タ２３の遮断周波数よりも低い値となるように設定でき
るので、可変分周器２４の分周数を小さくする設定する
ことが可能となり、これにより位相雑音特性を良好に保
つことができる。
び周波数切替え時に拘らず、局部発振周波数ｆLOと主発
振周波数ｆMIX との関係を、常にｆLO＞ｆMIX に保持す
ることが可能となり、これによりＰＬＬループのロック
外れや誤ロックの発生を確実に防止することができる。
したがって、他の通信への干渉などの電波障害を引き起
こす心配はなくなる。また、局部発振周波数ｆLOと主発
振周波数ｆMIX との差ｆLO−ｆMIX を、ローパスフィル
タ２３の遮断周波数よりも低い値となるように設定でき
るので、可変分周器２４の分周数を小さくする設定する
ことが可能となり、これにより位相雑音特性を良好に保
つことができる。
【００２４】次に、本発明の他の実施例を説明する。上
記実施例では、制御電圧生成回路４０（ダイオード４０
ａ）により生成された切替用制御電圧Ｖ′MIX を、その
ままＶＣＯ２１に印加するように制御電圧切替回路を構
成した場合について述べた。しかし、このような構成で
は、局部発振用ＰＬＬ回路が十分な電流容量を有してい
ないと、ＶＣＯ２１に対し十分な切替用制御電圧Ｖ′
MIX を印加することができなくなる。
記実施例では、制御電圧生成回路４０（ダイオード４０
ａ）により生成された切替用制御電圧Ｖ′MIX を、その
ままＶＣＯ２１に印加するように制御電圧切替回路を構
成した場合について述べた。しかし、このような構成で
は、局部発振用ＰＬＬ回路が十分な電流容量を有してい
ないと、ＶＣＯ２１に対し十分な切替用制御電圧Ｖ′
MIX を印加することができなくなる。
【００２５】この不具合を解消するためには、本実施例
では例えば制御電圧生成回路に電流供給用のトランジス
タを設けている。図４はその構成の一例を示したもので
ある。同図において、制御電圧生成回路４１にはダイオ
ード４０ａに加えてトランジスタ４０ｂが設けてある。
このトランジスタ４０ｂのコレクタは電源端子（電圧Ｖ
cc）に接続され、またベースは上記ダイオード４０ａの
カソードに接続され、さらにエミッタはＶＣＯ２１の入
力端子に接続されている。
では例えば制御電圧生成回路に電流供給用のトランジス
タを設けている。図４はその構成の一例を示したもので
ある。同図において、制御電圧生成回路４１にはダイオ
ード４０ａに加えてトランジスタ４０ｂが設けてある。
このトランジスタ４０ｂのコレクタは電源端子（電圧Ｖ
cc）に接続され、またベースは上記ダイオード４０ａの
カソードに接続され、さらにエミッタはＶＣＯ２１の入
力端子に接続されている。
【００２６】このような構成であるから、制御電圧切替
回路２８のトランジスタ２８ａにリセット信号ＲＳが入
力され、これによりこのトランジスタ２８ａが導通する
と、上記電流供給用のトランジスタ４０ｂのエミッタ
は、抵抗２８ｂおよび上記トランジスタ２８ａを介して
接地される。したがって、このときダイオード４０ａか
ら出力された切替用制御電圧Ｖ′MIX が、トランジスタ
４０ｂのベース・エミッタ間電圧ＶBE以上であれば、ト
ランジスタ２８ｃは導通する。このトランジスタ４０ｂ
が導通すると、電源端子（電源電圧Ｖcc）から電源電流
がトランジスタ４０ｂ、抵抗２８ｂおよびトランジスタ
２８ａをそれぞれ介して接地端子へ流れる。そして、こ
のとき上記抵抗２８ｂの両端に発生する電圧降下が、切
替制御電圧Ｖ′MIX としてＶＣＯ２１に供給される。な
お、上記電流供給用のトランジスタ４０ｂは、リセット
信号ＲＳがオフ（“Ｌ”レベル）に復帰して、ループフ
ィルタ２６から出力される制御電圧ＶMIX が次第に増加
し、これにより ＶBE＞｜ＶMIX −Ｖ′MIX ｜ を満足する値になった時点でオフとなる。そして、以後
は上記ループフィルタ２６から出力される制御電圧Ｖ
MIX がＶＣＯ２１に印加される。
回路２８のトランジスタ２８ａにリセット信号ＲＳが入
力され、これによりこのトランジスタ２８ａが導通する
と、上記電流供給用のトランジスタ４０ｂのエミッタ
は、抵抗２８ｂおよび上記トランジスタ２８ａを介して
接地される。したがって、このときダイオード４０ａか
ら出力された切替用制御電圧Ｖ′MIX が、トランジスタ
４０ｂのベース・エミッタ間電圧ＶBE以上であれば、ト
ランジスタ２８ｃは導通する。このトランジスタ４０ｂ
が導通すると、電源端子（電源電圧Ｖcc）から電源電流
がトランジスタ４０ｂ、抵抗２８ｂおよびトランジスタ
２８ａをそれぞれ介して接地端子へ流れる。そして、こ
のとき上記抵抗２８ｂの両端に発生する電圧降下が、切
替制御電圧Ｖ′MIX としてＶＣＯ２１に供給される。な
お、上記電流供給用のトランジスタ４０ｂは、リセット
信号ＲＳがオフ（“Ｌ”レベル）に復帰して、ループフ
ィルタ２６から出力される制御電圧ＶMIX が次第に増加
し、これにより ＶBE＞｜ＶMIX −Ｖ′MIX ｜ を満足する値になった時点でオフとなる。そして、以後
は上記ループフィルタ２６から出力される制御電圧Ｖ
MIX がＶＣＯ２１に印加される。
【００２７】このように本実施例であれば、制御電圧生
成回路４１に電流供給用のトランジスタ４０ｂを付加
し、制御電圧ＶMIX に代わって切替用制御電圧Ｖ′MIX
をＶＣＯ２１に供給するに際し、この電流供給用のトラ
ンジスタ４０ｂを介して電源電流を抵抗２８ｂに流し、
この抵抗２８ｂの両端に発生する電圧を切替用制御電圧
Ｖ′MIX としてＶＣＯ２１に印加するようにしたので、
局部発振用ＰＬＬ回路側が十分な電流容量を有していな
い場合でも、ＶＣＯ２１に対し確実に切替用制御電圧
Ｖ′MIX を供給することができる。
成回路４１に電流供給用のトランジスタ４０ｂを付加
し、制御電圧ＶMIX に代わって切替用制御電圧Ｖ′MIX
をＶＣＯ２１に供給するに際し、この電流供給用のトラ
ンジスタ４０ｂを介して電源電流を抵抗２８ｂに流し、
この抵抗２８ｂの両端に発生する電圧を切替用制御電圧
Ｖ′MIX としてＶＣＯ２１に印加するようにしたので、
局部発振用ＰＬＬ回路側が十分な電流容量を有していな
い場合でも、ＶＣＯ２１に対し確実に切替用制御電圧
Ｖ′MIX を供給することができる。
【００２８】なお、本発明は上記各実施例に限定される
ものではない。例えば、前記実施例では制御電圧生成回
路４０に１個のダイオード４０ａを設け、このダイオー
ド４０ａにより切替用制御電圧Ｖ′MIX を生成するよう
にしたが、ダイオード１個だけでは不十分な場合にはダ
イオード４０ａを複数個直列に接続するようにしてもよ
く、また抵抗を直列に接続するようにしてもよい。
ものではない。例えば、前記実施例では制御電圧生成回
路４０に１個のダイオード４０ａを設け、このダイオー
ド４０ａにより切替用制御電圧Ｖ′MIX を生成するよう
にしたが、ダイオード１個だけでは不十分な場合にはダ
イオード４０ａを複数個直列に接続するようにしてもよ
く、また抵抗を直列に接続するようにしてもよい。
【００２９】また、各ＰＬＬ回路がディジタルＰＬＬ回
路により構成される場合には、制御電圧の生成および制
御電圧切替を、Ｄ／Ｄコンバータやコンパレータなどを
用いて構成してもよい。
路により構成される場合には、制御電圧の生成および制
御電圧切替を、Ｄ／Ｄコンバータやコンパレータなどを
用いて構成してもよい。
【００３０】その他、制御電圧生成手段および制御電圧
切替手段の構成、第１および第２の各ＰＬＬ回路の構
成、および無線通信機の種類等についても、本発明の要
旨を逸脱しない範囲で種々変形して実施できる。
切替手段の構成、第１および第２の各ＰＬＬ回路の構
成、および無線通信機の種類等についても、本発明の要
旨を逸脱しない範囲で種々変形して実施できる。
【００３１】
【発明の効果】以上詳述したように本発明では、制御電
圧生成手段と、制御電圧切替手段とを備え、制御電圧生
成手段により、局部路発振用の第１のＰＬＬ回路の電圧
制御発振器に印加される局部発振用制御電圧に基づいて
この制御電圧よりも一定値だけ小さい第２の制御電圧を
生成している。そして、上記制御信号切替手段により、
主発振用の第２のＰＬＬ回路内で生成された第１の制御
電圧と、上記電圧生成手段により生成された第２の制御
電圧との差が、予め設定した所定の範囲内にあるか否か
を判定し、所定の範囲内にある場合には上記第１の制御
電圧を選択して上記第２のＰＬＬ回路の電圧制御発振器
に印加し、一方上記差が所定範囲外になっている場合に
は上記第２の制御電圧を選択して上記第２のＰＬＬ回路
の電圧制御発振器に印加するようにしている。
圧生成手段と、制御電圧切替手段とを備え、制御電圧生
成手段により、局部路発振用の第１のＰＬＬ回路の電圧
制御発振器に印加される局部発振用制御電圧に基づいて
この制御電圧よりも一定値だけ小さい第２の制御電圧を
生成している。そして、上記制御信号切替手段により、
主発振用の第２のＰＬＬ回路内で生成された第１の制御
電圧と、上記電圧生成手段により生成された第２の制御
電圧との差が、予め設定した所定の範囲内にあるか否か
を判定し、所定の範囲内にある場合には上記第１の制御
電圧を選択して上記第２のＰＬＬ回路の電圧制御発振器
に印加し、一方上記差が所定範囲外になっている場合に
は上記第２の制御電圧を選択して上記第２のＰＬＬ回路
の電圧制御発振器に印加するようにしている。
【００３２】したがって本発明によれば、定常時は勿論
のこと周波数の切替え時においても、局部発振周波数と
主発振周波数との関係を常に最適な状態に保持すること
ができ、これにより誤動作の発生を確実に防止しかつ位
相雑音特性を良好に保持し得る周波数シンセサイザを提
供することができる。
のこと周波数の切替え時においても、局部発振周波数と
主発振周波数との関係を常に最適な状態に保持すること
ができ、これにより誤動作の発生を確実に防止しかつ位
相雑音特性を良好に保持し得る周波数シンセサイザを提
供することができる。
【図１】本発明の一実施例に係わる周波数シンセサイザ
の構成を示す回路ブロック図。
の構成を示す回路ブロック図。
【図２】図１に示した周波数シンセサイザの要部構成を
示す回路図。
示す回路図。
【図３】図２に示した回路の動作説明に使用するための
信号波形図。
信号波形図。
【図４】本発明の他の実施例に係わる周波数シンセサイ
ザの構成を示す回路ブロック図。
ザの構成を示す回路ブロック図。
【図５】従来のビートダウン形周波数シンセサイザの構
成の一例を示す回路ブロック図。
成の一例を示す回路ブロック図。
１，１０…局部発振用ＰＬＬ回路 ２，２０…主発振用
ＰＬＬ回路 ３…基準発振器 １１，２１…電圧制
御発振器（ＶＣＯ） １２，２４…可変分周器 １３，２５…位相比
較器（ＰＤ） １４，２６…ループフィルタ １５，２７…固定分
周器 ２２…ミキサ ２３…ローパスフィ
ルタ ２８…制御電圧切替回路 ２８ａ…リセット用
のトランジスタ ２８ｂ…抵抗 ４０，４１…制御電
圧生成回路 ４０ａ…ダイオード ４０ｂ…電流供給用
のトランジスタ
ＰＬＬ回路 ３…基準発振器 １１，２１…電圧制
御発振器（ＶＣＯ） １２，２４…可変分周器 １３，２５…位相比
較器（ＰＤ） １４，２６…ループフィルタ １５，２７…固定分
周器 ２２…ミキサ ２３…ローパスフィ
ルタ ２８…制御電圧切替回路 ２８ａ…リセット用
のトランジスタ ２８ｂ…抵抗 ４０，４１…制御電
圧生成回路 ４０ａ…ダイオード ４０ｂ…電流供給用
のトランジスタ
Claims (1)
- 【請求項１】 電圧制御発振器から局部発振周波数を発
生するための第１のＰＬＬ回路と、ループ中にミキサを
有した第２のＰＬＬ回路とを備え、この第２のＰＬＬ回
路において、上記第１のＰＬＬ回路から発生された局部
発振周波数と自己の電圧制御発振器から発生された発振
周波数とを上記ミキサで混合し、この混合された周波数
と基準発振周波数との位相差に応じた第１の制御電圧を
生成して、この第１の制御電圧により上記自己の電圧制
御発振器の発振周波数を制御する周波数シンセサイザに
おいて、 前記第１のＰＬＬ回路の電圧制御発振器に印加される局
部発振用制御電圧に基づいて、この制御電圧よりも一定
値だけ小さい第２の制御電圧を生成するための電圧生成
手段と、 前記第２のＰＬＬ回路内で生成された第１の制御電圧と
前記電圧生成手段により生成された第２の制御電圧との
差が予め設定した所定の範囲内にあるか否かを判定し、
差が所定範囲内にある状態では前記第１の制御電圧を選
択して前記第２のＰＬＬ回路の電圧制御発振器に印加
し、前記差が所定範囲外になっている状態では前記第２
の制御電圧を選択して前記第２のＰＬＬ回路の電圧制御
発振器に印加するための制御電圧切替手段とを具備した
ことを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06188733A (ja) | 1992-12-21 | 1992-12-21 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06188733A (ja) | 1992-12-21 | 1992-12-21 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188733A true JPH06188733A (ja) | 1994-07-08 |
Family
ID=18337902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06188733A (ja) | 1992-12-21 | 1992-12-21 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016167283A1 (ja) * | 2015-04-15 | 2016-10-20 | 三菱電機株式会社 | シンセサイザ |
-
1992
- 1992-12-21 JP JP43A patent/JPH06188733A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016167283A1 (ja) * | 2015-04-15 | 2016-10-20 | 三菱電機株式会社 | シンセサイザ |
| JPWO2016167283A1 (ja) * | 2015-04-15 | 2017-07-27 | 三菱電機株式会社 | シンセサイザ |
| US10277235B2 (en) | 2015-04-15 | 2019-04-30 | Mitsubishi Electric Corporation | Synthesizer |
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