JPH06187798A

JPH06187798A - マトリクスメモリー

Info

Publication number: JPH06187798A
Application number: JP5174226A
Authority: JP
Inventors: Peter Meyer; マイヤーピーター
Original assignee: Koninklijke Philips Electronics NV; Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1992-07-17
Filing date: 1993-07-14
Publication date: 1994-07-08
Anticipated expiration: 2020-05-25
Also published as: EP0579327A2; EP0579327B1; EP0579327A3; DE59308630D1; US5481499A; DE4223532A1; JP3650627B2

Abstract

(57)【要約】【目的】マトリクスのアドレッシングを試験する回路
を有するマトリクスメモリーの提供。【構成】マトリクスメモリーについては、通常全ての
エレメントに対して完全なアドレッシング試験が行わ
れ、種々のビットパターンが書き込まれ読み出される。
しかしながらEEPROMのような場合には書き込みに長時間
を要し、完全な試験は多大な時間を消費する。本発明で
は、スイッチを経て行導体及び列導体に接続できるよう
にした特別の試験バスを構成し、これを利用してマトリ
クスのアドレッシングのみを試験する。これによって行
導体及び列導体自身のみでなく、対応するデコーダー及
び選択素子についても動作試験を行うことができる。こ
の原理は、複数の並列マトリクスからなるメモリーにも
応用でき、例えばマルチデータワードのメモリー或いは
マトリクスが複数のサブマトリクスに分割されているメ
モリー等にも応用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マトリクスのアドレッ
シングを試験する回路を有する集積化マトリクスメモリ
ーであって、行導体と列導体との交点に配列された記憶
エレメントを有し、少なくとも１つの行デコーダー及び
１つの列デコーダーを有するデコーダーを経て、マルチ
ビットアドレスの方法によってアドレッシングを行い、
各デコーダーは、アドレスビットの異なった部分を受信
してデコードし、且つ毎回異なった行導体を駆動するか
又は少なくとも１つの出力端子に接続するために選択ス
イッチを経て少なくとも１つの列導体を選択するように
配置されたマトリクスメモリーに関するものである。

【０００２】

【従来の技術】集積化半導体マトリクスメモリーの行導
体と列導体との交点に配置される記憶エレメントは種々
の方法で造られる。高速で読み出しと共に書き込みも可
能な記憶エレメントは、通常、その製造後種々のビット
パターンを記憶セルに書き込み且つ読み出してメモリー
の試験が行われ、読み出されたビットパターンは誤りを
除くために試験される。このメモリーのアドレッシング
の試験は従って間接的である。しかしながら通常、この
種のメモリーは、供給電圧が遮断されたときはその内容
は消えてしまう。供給電圧なしでもその内容を記憶して
いるメモリーには、一つは所謂プログラマブルメモリー
があり、その内容は一度に書き込まれ、書き込み後は簡
単には書き換えられない。このようなメモリーについて
は、時間を消費する書き込み作業の前に個々の記憶エレ
メントのそれぞれのアドレッシングが誤って機能するか
否かを試験し、欠陥のあるメモリーを書き込みの前に分
離するのが能率的である。他方、ＥＥＰＲＯＭとして知
られているメモリーは、その内容は電気的に書換え可能
であるにも拘わらず供給電圧が遮断された後でも記憶し
ている。しかしながら、このメモリーの書き込みと確認
は相当の時間を必要とし、連続して読み込みと試験を行
う種々のビットパターンの書き込みは、大変な時間の消
費になる。最初に個々の記憶エレメントのアドレッシン
グの正常作動の試験を行うことは、この種のメモリーに
対しては極めて有効である。

【０００３】欧州特許ＥＰ-480,752Ａ１には、半導体マ
トリクスメモリーの隣接リード線との間の短絡に関する
試験のための回路が示されている。ここでは、毎秒行導
体に又は２秒毎に列導体に信号が供給され、中間の行導
体又は列導体に信号が生じるか否か即ち電流が流れるか
否かが試験される。このような試験では、しかしなが
ら、リード線の断線を検出するには不適切であり、且つ
これによってデコーダーは試験されないという点で不完
全である。

【０００４】

【発明が解決しようとする課題】本発明の目的は、隣接
リード線に限らず短絡を検出でき、リード線の断線も検
出でき、デコーダーを含めてマトリクスのアドレッシン
グの試験を可能にする種類の回路を有する集積化マトリ
クスメモリーを提供することにある。

【０００５】

【課題を解決するための手段】この目的は、メモリーが
試験バスを有し、マトリクスの行デコーダーと反対側
で、各行導体が試験バスの導体に接続可能とされ、マト
リクスの選択スイッチと反対側で、各列導体が試験バス
の導体に接続可能とされたことを特徴とする本発明のマ
トリクスメモリーによって達成される。

【０００６】マトリクスの行デコーダー及び選択スイッ
チのそれぞれの反対側に追加して配置された試験バスを
利用することによって、実際に起こり得る全てのエラー
に対するアドレッシングの完全な試験が可能になる。た
だこの方法では、交点に配置された記憶エレメントの特
性即ち個々の記憶エレメント自体の書き込み性能及び読
み出し性能は試験されていない。

【０００７】マトリクスメモリーの正規の動作中は、そ
の動作を妨害しないために行導体又は列導体の試験バス
への接続を断つ必要がある。従って、本発明の具体例で
は、各行導体が第１試験スイッチを経て試験バスの導体
に接続され、及び／又は、列導体が第２試験スイッチを
経て試験バスの導体に接続され、第１及び／又は第２試
験スイッチは共通試験制御信号によって駆動され得るこ
とを特徴とするものである。原理的には、スイッチを行
導体とのみ直列に接続するか又は列導体とのみ直列に接
続するか、どちらかで充分てあり、他方の接続は従って
直接接続で実現される。しかしながら、試験バスの導体
容量が永久接続となる導体を生じさせることになるた
め、通常、列導体に直列と共に行導体と直列にも試験ス
イッチを配置することが有用であり、このようにすれば
試験バスは正規動作の間は完全に分離される。通常、マ
トリクスメモリーは電界効果トランジスタで構成される
ので、これらの試験スイッチも電子スイッチ即ち電界効
果トランジスタで構成されるのが普通である。

【０００８】半導体メモリーは、ただ１つのマトリクス
ではなく、通常数個のマトリクスからなり、これらのマ
トリクスは、各々のマトリクスが並列メモリーワードの
定められたビットに割り当てられる組み合わせ法で制御
されている。このような場合にもアドレッシングの試験
を拡張して適用するために、本発明によるマトリクスメ
モリーの具体例では、行デコーダーから出た少なくとも
複数のマトリクスの行導体が直列に接続され、列導体の
１つが同時に各マトリクスで列デコーダーによって選択
され且つ各マトリクスに属する１つの出力端子に接続さ
れた、複数のマトリクスを有するマトリクスメモリーに
おいて、試験バスの導体が全てのマトリクスの列導体に
接続可能とされ、試験バスの個々の導体の少なくとも１
つが、別のマトリクスでは同時に選択されない列導体に
割当てられていることを特徴としている。全てのマトリ
クスの列導体が試験バスの導体に接続可能であるため、
全ての列導体の完全な試験が可能である。付加ステップ
として、異なったマトリクスに対する試験バスの導体と
列導体との間の対応を変更すれば、別のエラーの発見が
可能になる。

【０００９】極めて大きい容量を持つメモリーの場合に
は、各アドレスについてマルチビットのデータワードを
記憶し、各ビットが１つのマトリクスに割り当てられ、
各マトリクスは複数のサブマトリクスに分割され、制御
を容易にしている。全体の記憶装置は、サブマトリクス
のマトリクスからなり、従って行導体はそれぞれサブマ
トリクスの１つの行を横切り、列導体はそれぞれサブマ
トリクスの１つの列を横切る。この場合においてもアド
レッシングの試験を可能な限り完全にするために、本発
明のマトリクスメモリーの具体例では、各マトリクスが
同数のサブマトリクスを有し、サブマトリクスの行導体
は並列に制御され、ブロックデコーダーは各マトリクス
で毎回ただ１つのサブマトリクスのみを能動化するマト
リクスメモリーにおいて、サブマトリクスの行導体がブ
ロックデコーダーによって制御される第３試験スイッチ
を経て試験バスの導体に接続可能とされ、対応する行導
体の試験バスの導体に対する割当ては、少なくとも複数
のサブマトリクスについて異なっていることを特徴とし
ている。

【００１０】このためには、行導体と直列であり、列導
体とも直列である試験スイッチを用いる必要がある。し
かしながら、全ての試験スイッチは並列に制御されてお
り、この装置においては、サブマトリクスの個々の行の
行導体を別々に試験する必要があり、第３試験スイッチ
が必要となる。前記試験スイッチはこの試験のためにの
み必要とされるものであるから、対応するサブマトリク
スの行デコーダーと反対側に配置することが望ましい。
本発明のメモリーの次の具体例では、第３試験スイッチ
が第１試験スイッチに直列に接続されることを特徴とし
ている。これは又単純な構成を可能にする。

【００１１】大きいマトリクスの場合には、導体を短く
し、行デコーダーをマトリクスの間に配置してデコーダ
ーからそれぞれの最後のマトリクスまでの行導体をより
短くするために、マトリクスを分割することが効果的で
ある。このようにして効果的なアドレッシングの試験を
可能にするため、本発明のマトリクスメモリーの次の具
体例では、マトリクスが等しい大きさの２つのグループ
の間に分配され、行デコーダーが２つのグループの間に
配置されて両グループの行導体を並列に制御するマトリ
クスメモリーにおいて、両マトリクスグループの行デコ
ーダーと反対側にそれぞれの試験バスが具えられ、各試
験バスは少なくともマトリクスの一部分である列導体に
接続され得ることを特徴としている。試験バスを含む全
体のマトリクスの配置は、このように、実際には互いに
鏡像である２つの部分からなるものである。これは又、
このマトリクス装置を実用するための設計業務を助ける
ことになる。

【００１２】

【実施例】図１ａにおいては、１０はマトリクスであ
り、多数の行導体１５がマトリクス１０を横切り（分か
り易くするために最初と最後の行導体のみを図示してい
る）、多数の列導体１９がマトリクス１０を行導体１５
に直交して横切っている（分かり易くするために最初と
最後の列導体のみを図示している）。行導体１５と列導
体１９との交点にエレメント８が配置される。この実施
例ではこのエレメントはＥＥＰＲＯＭ記憶素子と仮定す
るが、この素子の構造はよく知られているものであり本
発明の理解に対しては重要ではないので、ここでは詳し
くは述べない。このエレメントの駆動には供給電圧が必
要であるが、ここでは図示していない。

【００１３】行導体１５は行デコーダー１２によって駆
動される。行デコーダー１２は、入力線１１を経てマル
チビットアドレスのビットの一部分を受信し、このビッ
トをデコードして毎回ただ１つの行導体１５を駆動す
る。

【００１４】電界効果トランジスタ１６として図示され
ているスイッチを経て、行導体１９は共通出力端子１８
に接続される。トランジスタ１６は、行デコーダー１４
の出力に接続された選択線１７を経て駆動される。入力
線１３を経て列デコーダー１４がマルチビットアドレス
の残りのビットを受信し、これらのビットをデコードし
て毎回ただ１つの選択線１７を駆動する。行導体１５と
列導体１９との交点に配置された記憶エレメント８の記
憶内容は、このようにして出力端子１８に出力される。
この関係が満足される条件は、行デコーダー１２によっ
てただ１つの行導体１５が駆動され、この行導体１５が
中断することなくマトリクス１０の最後のエレメント８
に延びることであり、他の行導体或いは他の導体、例え
ば列導体と短絡しないことである。同様に、各列導体１
９が、上部エレメント８からマトリクス１０の下部出力
端子に延び、中断がなく、他の列導体或いは他の導体と
短絡しなければ、ただ１つの選択トランジスタ１６が導
通状態になり、列デコーダー１４が毎回ただ１つの選択
線１７を駆動する。

【００１５】試験を進めるため、種々のビットパターン
がマトリクス１０に書き込まれ、それが再び読み出さ
れ、書き込まれたビットパターンと比較して試験され
る。ＥＥＰＲＯＭ記憶素子は、書き込みにかなりの時間
を要するため、多くの行導体と列導体とを有する大きな
マトリクス１０の場合には、殊に試験のためにかなりの
時間を必要とする。従って、図１ａに示したマトリクス
１０及びデコーダー１２、１４を含む構成は、多くの導
体を有する試験バス２１を含む付加試験回路を有してい
る。電界効果トランジスタ２２及び２０として図示され
たスイッチを経て、試験バス２１の導体は、マトリクス
１０の行デコーダー１２と反対側で行導体１５に接続さ
れ、マトリクス１０の選択トランジスタ１６と反対側で
列導体１９に接続される。

【００１６】アドレッシングの試験のために、全てのト
ランジスタ２０及び２２は、試験線２３の信号によって
オンにされ、その後全ての実行可能なアドレスビットの
組み合わせが線１１及び１３を経て行デコーダー１２及
び列デコーダー１４に連続的に供給され、入力１１にお
ける各ビットの組み合わせに対して、全てのビットの組
み合わせが入力１３に生成され、逆に、入力１３におけ
る各ビットの組み合わせに対して、全ての実行可能のビ
ットの組み合わせが入力１１に生成される。入力１１及
び１３における各ビットの組み合わせに対して、定めら
れたビットの組み合わせが入力１１及び１３にある場合
にのみ出力端子１８に信号が現れる。

【００１７】もし行導体間に短絡があり、その欠陥のた
めに、行デコーダー１２が１を超える数の行導体を同時
に駆動するときは、入力１１のビットの組み合わせに対
し、入力１３の複数のビットの組み合わせに対する信号
が出力端子１８に生成される。列導体１９間又は選択線
１７間に短絡が生じ、その欠陥のために列デコーダー１
４が１を超える選択線１７を同時に駆動する場合も同様
である。しかしながら、行導体１５又は列導体１９又は
選択線１７が断線した場合、行デコーダー１２又は列デ
コーダー１４が少なくとも１つのビットの組み合わせに
対して出力信号を全く生成しない場合、或いは選択スイ
ッチ１６の１つが故障した場合には、入力１１及び１３
の対応するビットの組み合わせに対して、出力端子１８
に信号が現れない。このように、アドレッシングに含ま
れるどのような部分における故障でも、出力端子１８に
おけるアクセス信号又は誤り信号によって識別できる。

【００１８】図１ａの装置では、行導体１５の数は列導
体１９の数に等しいと仮定した。この仮定は、しかしな
がら、全ての実際のマトリクスについて正しいとはいえ
ない。一方で列導体１９の数が例えば行導体１５の２倍
であるとし、試験バス２１中の導体の数は行導体１５と
同じとすれば、試験バス２１の各導体は２つの列導体に
接続でき、隣接する列導体との短絡の検出を可能にする
ためのスペースを取ることができる。この場合、入力１
１の各々のビットの組み合わせ及び入力１３の全てのビ
ットの組み合わせに対して、出力端子１８には２つの信
号が現れる。

【００１９】図１ｂには、試験バス２１の各導体が、２
つの別のトランジスタ20a 及び20bを経て異なった列導
体に接続される場合を示した。トランジスタ20a 及び20
b は、試験線23a 及び23b を経て、入力２５によって制
御される試験装置２６によって交互にオンされ、線２３
は毎回トランジスタ２２を駆動する。この場合、入力１
１及び１３のアドレスビットの明白な組み合わせと線23
a 及び23b の試験信号の場合にのみ出力端子１８に信号
が現れる。

【００２０】一方、行導体１５の数が列導体１９の数よ
り多い場合には、列導体１９の数に等しい数の導体を有
する試験バス２１の同一導体に、２以上の導体が接続さ
れる。図１ｃはこの場合を示す。各列導体１９は、２つ
のトランジスタ20a 及び20bを経て試験バス２１の異な
った導体に接続され、トランジスタ20a 及び20b はそれ
ぞれ別の試験線23a 及び23b を経て試験装置２６によっ
て交互に駆動され、線２３は毎回信号を受信する。再び
入力１１及び１３のアドレスビットと線23a 及び23b の
試験信号との定められた組み合わせに対してのみ出力端
子１８に信号が現れる。

【００２１】試験バスによるアドレッシングのほぼ完全
な試験は、このように、行導体の数と列導体の数とが一
致しない場合においても可能であることが明らかであ
る。多くのマトリクス装置は、分離しており且つ並列に
駆動される複数のマトリクスを有する。この場合、例え
ばマルチビットデータワードがそれぞれのアドレスに格
納されている半導体メモリーの場合、各ビットは従って
その自身のマトリクスに割り当てられる。

【００２２】図２ａは前記の記憶装置の構成原理を示
す。この図には、４つのマトリクス10-1、10-2、10-3及
び10-4が図示されており、これらは同一の構成であり、
同一の行導体１５によって横切られ、行デコーダー１２
によって駆動される。各マトリクスの行導体19-1、19-
2、19-3及び19-4は、共通選択線１７を経て列デコーダ
ー１４によって駆動される別々の選択トランジスタ16-
1、16-2、16-3及び16-4を経て、各マトリクスの別々の
出力端子18-1、18-2、18-3及び18-4に接続される。１つ
のアドレスが行導体１２及び列導体１４に与えられる
と、各マトリクス10-1−10-4において同一のエレメント
が選択され、各マトリクスの同一記憶エレメントの内容
が並列に出力端子18-1−18-4に現れる。

【００２３】図２ａの装置では、行導体１５は、トラン
ジスタ２２を経て、マトリクスの行デコーダー１２と反
対側で即ちマトリクス10-4の出力側で試験バス２１の導
体に接続される。試験バス２１の導体は、トランジスタ
20-1、20-2、20-3及び20-4を経て全てのマトリクスの列
導体19-1、19-2、19-3及び19-4に接続される。試験バス
２１の導体とトランジスタ20-1−20-4に接続された線と
の接続は、図２ａには詳しく示されていないが、ここで
は、図１ａに示した各マトリクスに対するものと同様で
ある。全てのトランジスタ20-1−20-4及び２２は、線２
３の信号の影響の下で、行デコーダー１２に供給された
各アドレスビットの組み合わせに対してオンされ、列デ
コーダー１４に供給された定められたアドレスビットの
組み合わせに対してのみ、そのアドレスが完全である場
合にのみ出力端子18-1−18-4に同時に信号が現れる。行
デコーダー１２又は行導体１４に欠陥がある場合は、同
一の、元のパターンから外れたビットパターンが全ての
出力端子18-1−18-4に現れる。しかしながら、１つのマ
トリクスの列導体に欠陥がある場合、例えばマトリクス
10-2の列導体19-2に欠陥がある場合には、他の出力端子
のパターンから外れたパターンが出力端子18-2に現れ
る。このように、欠陥が識別されるだけでなく、同時に
欠陥の位置に関する表示も現れ、本発明のこの表示は、
このようなマトリクス装置の製造業者にとって有効に利
用されるものである。

【００２４】欠陥が存在する場合にその位置に関するこ
れ以上の表示を得るために、試験バス２１の導体とトラ
ンジスタ20-1−20-4に接続された線との接続は、それぞ
れのマトリクスで異なった接続にすると、特定の列導体
が選択されたときに、試験バスの異なった導体が、異な
ったマトリクスの列導体を経て出力端子18-1−18-4に接
続される。図２ｂにはこれに関する一例を示す。試験バ
ス２１は、８つの導体を有し、各マトリクスも８つの列
導体を有するものと仮定する。図２ａで例えばトランジ
スタ20-2に接続された線は、トランジスタ20-3に接続さ
れた線の順序から変化した順序、即ち接続の組み合わせ
が鏡像として示される順序で試験バス２１の導体に接続
される。勿論、他の接続の組み合わせでもよい。しかし
ながら、列導体の数が試験バス２１の導体の数より多い
場合には、複数の列導体、好ましくは直接隣合っていな
い複数の列導体を試験バス２１の同じ導体に接続しても
よいし、図１ｂに示した配置をとってもよい。

【００２５】個々のマトリクス10-1−10-4が極めて大き
い場合、即ちそれらの容量が大きい場合には、動作速度
の観点から各マトリクスを同じ数のサブマトリクスに分
割するのが好ましい。図３及び図４には共にそのような
配置を示した（図４は図３の続きである）。マトリクス
30-1、30-2、30-3及び30-4は、それぞれが４つのサブマ
トリクスを有する。更に詳しくは、マトリクス30-1はサ
ブマトリクス31a 、31b 、31c 及び31d を有する。同様
に、マトリクス30-2は４つのサブマトリクス32a 、32b
、32c 及び32d を、マトリクス30-3は４つのサブマト
リクス33a 、33b、33c 及び33d を、マトリクス30-4は
４つのサブマトリクス34a 、34b 、34c 及び34d を有す
る。このようにサブマトリクスは自身で再びマトリクス
を構成し、サブマトリクスの列は毎回マトリクスと結合
し、サブマトリクスの行は全てのマトリクスの同一ラン
クのサブマトリクスによって形成されている。

【００２６】各マトリクスの列導体はサブマトリクスを
連続して横切り、例えばマトリクス30-1においては列導
体39-1がサブマトリクス31a 、31b 、31c 及び31d を連
続して横切る。しかしながら、行導体は全てのサブマト
リクスの行を連続して横切ることはなく、マトリクスは
２つのグループ30-1、30-2及び30-3、30-4に分割され、
この場合、行デコーダーは４つの行デコーダー42a 、42
b 、42c 及び42d からなり、これらは前記２つのグルー
プの間に接続される。これらの行デコーダーは同一構成
であり、同一アドレスビットで並列に駆動される（但し
簡潔にするためここでは図示していない）。行デコーダ
ー42a は行導体35a を駆動し、この行導体35a は連続し
てサブマトリクス32a 及び31a を横切り、これと平行し
て行デコーダー42a は更に行導体36a を駆動し、この行
導体35a は連続してサブマトリクス33a 及び34a を横切
る。この行デコーダー42a の行導体35a 及び36a は、相
互にそして行デコーダー42a の対応する出力増幅器の出
力に直接接続されてもよい。同様に、行デコーダー42b
は行導体35b 及び36b を駆動し、これらの行導体35b 及
び36b は連続してサブマトリクス32b 、31b 及び33b 、
34b をそれぞれ横切る。他の行デコーダー及び行導体に
ついても同様である。

【００２７】図３及び図４の装置は、更にブロックデコ
ーダーを有し、この場合、これは２つの別のデコーダー
48a 及び48c からなり、これらはブロック選択線49a 、
49b、49c 及び49d を、毎回４つの線のうちの１つのみ
が駆動されるように駆動する。選択線49a −49d のそれ
ぞれは４つのマトリクスの同一ランクのサブマトリクス
を能動化して制御する。例えば、選択線49a の信号はサ
ブマトリクス31a 、32a 、33a 及び34a を能動化する。
行デコーダー42a −42d が定められたアドレスを受信し
たときは、これらのデコーダーは全て同一行の行導体35
a −35d 及び36a −36d を駆動し、その結果全てのサブ
マトリクスにおいて、エレメントの同一行がアドレスさ
れる。しかしながら、行導体のアドレッシングは、ブロ
ックデコーダー48a 又は48c によって選択されたサブマ
トリクスの行においてのみ能動化される。この行導体の
エレメントのみが対応する列導体39-1−39-4に接続され
る。欠陥のない場合は、これらの列導体のうちのただ１
つが、選択線４７を経て列デコーダー４４によって駆動
される選択トランジスタ46-1、46-2、46-3及び46-4によ
って選択され、これが出力端子38-1、38-2、38-3又は38
-4に接続される。

【００２８】マトリクス又はサブマトリクスの個々のエ
レメントはこのように３つの方法によってアドレスされ
る。即ち、行デコーダー42a 、42b 、42c 及び42d 並び
にこれらに接続された行導体を経由する方法、ブロック
デコーダー48a 及び48c 並びにこれらに接続された選択
線を経由する方法、及び列デコーダー４４を経由する方
法である。このように、正しいアドレッシングを試験す
るには３つのデコーダー全てが含まれなければならな
い。更に、マトリクス30-1−30-4の２グループへの分割
が考慮されなければならない。図３及び図４に図示した
装置においては、これは一方で２つの試験バス５１及び
５２を具えることで対処した。試験バス５１は、トラン
ジスタ52a 及び56a の直列接続を経て行導体３５に接続
され、トランジスタ52b 及び56b の直列接続を経て行導
体35b に接続され、トランジスタ52c 及び56c の直列接
続を経て行導体35c に接続され、トランジスタ52d 及び
56dの直列接続を経て行導体35d に接続される。トラン
ジスタ52a −52d は試験線43を経て共通に駆動される。
しかしながら、トランジスタ56a はブロック選択線49a
を経てブロックデコーダー48a によって駆動される。同
様に、トランジスタ56b −56d はブロック選択線49b −
49d の１つを経て駆動される。結果として、試験中は、
ブロックデコーダー48a 及び48c によって供給されるア
ドレスビットに応じて、行導体35a 又は35b 又は35c 又
は35d のいずれかが試験バス５１に接続される。

【００２９】トランジスタ52a −52d の出力と試験バス
５１の導体との接続は、行導体１５と試験バス２１との
接続について図１ａ及び図２ａに図示したようにして実
現されるが、これらの接続をサブマトリクスの個々の行
について異なるように選ぶのも興味ある方法であり、こ
の場合は、試験バスの同一導体に接続される異なったサ
ブマトリクスからの行導体が、異なったアドレスに応答
して行デコーダーによって選択される。この原理は図２
ｂの例で示した。

【００３０】試験バス５１がトランジスタ50-1及び50-2
を経て列導体に接続される場合には、マトリクス30-1及
び30-2の列導体39-1及び39-2のみに接続される。これら
の接続は、欠陥を容易に識別し更に欠陥の型を識別でき
るようにするために、図２ｂに図示したような異なった
方法で行うこともできる。

【００３１】マトリクス30-3及び30-4は、トランジスタ
54a 及び58a の直列接続を経て行導体36a に接続され、
トランジスタ54b 及び58b の直列接続を経て行導体36b
に接続され、トランジスタ54c 及び58c の直列接続を経
て行導体36c に接続され、トランジスタ54d 及び58d の
直列接続を経て行導体36d に接続された試験バス５３を
具えている。トランジスタ54a −54d は共に試験線４３
の信号によって駆動され、トランジスタ58a −58d は、
別に、それぞれがブロック選択線49a −49d の１つを経
て、それぞれブロックデコーダー48a 、48c によって駆
動される。従ってこの構成は、試験バス５１の構成及び
接続と対称になっている。試験バス５１は又トランジス
タ50-3及び50-4を経て列導体39-3及び39-4のみに接続さ
れる。試験バス５３の導体とトランジスタとの接続は、
試験バス５１の場合と同様に、サブマトリクスの隣接し
た行及び列とは異なっている。

【００３２】試験バス５１及び５３は、原則として全て
のマトリクスの列導体を横切って延びるものであり、特
に列導体の数が２つの試験バスの線の数より多い場合に
はそうである。しかしながら、この場合は、欠陥が実質
的に増加することなしに線を追加する必要がある。

【図面の簡単な説明】

【図１】図１ａは、単純なマトリクスについての本発明
による回路配置を示す図である。図１ｂ及び図１ｃは、
行導体の数又は試験バスの導体の数が列導体の数と異な
っている場合の接続の可能性を示す図である。

【図２】図２ａは、マトリクスの連鎖についての本発明
による回路配置を示す図である。図２ｂは、個々のマト
リクスの列導体と試験バスとの別の接続の可能性を示す
図である。

【図３】図３は、２つのマトリクスグループに分割され
たマトリクス装置に対して２つの試験バスを有する本発
明による回路配置を示す図である。

【図４】図３のつづきの回路配置を示す図である。

【符号の説明】

８記憶エレメント１０、３０マトリクス１１、１３入力線１２、４２行デコーダー１４、４４列デコーダー１５、３５、３６行導体１６、２０、２２、４６、５０、５２、５４、５６、５
８トランジスタ１７、４７、４９選択線１８出力端子１９、３９列導体２１、５１、５３試験バス２３、４３試験線２５入力２６試験装置３１、３２、３３、３４サブマトリクス４８ブロックデコーダー

Claims

【特許請求の範囲】

【請求項１】マトリクスのアドレッシングを試験する
回路を有する集積化マトリクスメモリーであって、行導
体と列導体との交点に配列された記憶エレメントを有
し、少なくとも１つの行デコーダー及び１つの列デコー
ダーを有するデコーダーを経て、マルチビットアドレス
の方法によってアドレッシングを行い、各デコーダー
は、アドレスビットの異なった部分を受信してデコード
し、且つ毎回異なった行導体を駆動するか又は少なくと
も１つの出力端子に接続するために選択スイッチを経て
少なくとも１つの列導体を選択するように配置されたマ
トリクスメモリーにおいて、前記メモリーは試験バスを
有し、マトリクスの行デコーダーと反対側で、各行導体
が試験バスの導体に接続可能とされ、マトリクスの選択
スイッチと反対側で、各列導体が試験バスの導体に接続
可能とされたことを特徴とするマトリクスメモリー。
【請求項２】各行導体が第１試験スイッチを経て試験
バスの導体に接続され、及び／又は、各列導体が第２試
験スイッチを経て試験バスの導体に接続され、第１試験
スイッチ及び／又は第２試験スイッチが共通試験制御信
号によって駆動されることが可能であることを特徴とす
る請求項１に記載のマトリクスメモリー。
【請求項３】行デコーダーから出た少なくとも複数の
マトリクスの行導体が直列に接続され、列導体の１つが
同時に各マトリクスで列デコーダーによって選択され且
つ各マトリクスに属する１つの出力端子に接続された、
複数のマトリクスを有するマトリクスメモリーにおい
て、試験バスの導体が全てのマトリクスの列導体に接続
可能とされ、試験バスの個々の導体の少なくとも１つ
が、別のマトリクスでは同時に選択されない列導体に割
当てられていることを特徴とする請求項２に記載のマト
リクスメモリー。
【請求項４】各マトリクスが同数のサブマトリクスを
有し、サブマトリクスの行導体は並列に制御され、ブロ
ックデコーダーは各マトリクスで毎回ただ１つのサブマ
トリクスのみを能動化するマトリクスメモリーにおい
て、サブマトリクスの行導体がブロックデコーダーによ
って制御される第３試験スイッチを経て試験バスの導体
に接続可能とされ、対応する行導体の試験バスの導体に
対する割当ては、少なくとも複数のサブマトリクスにつ
いて異なっていることを特徴とする請求項３に記載のマ
トリクスメモリー。
【請求項５】第３試験スイッチが第１試験スイッチに
直列に接続されていることを特徴とする請求項４に記載
のマトリクスメモリー。
【請求項６】マトリクスが等しい大きさの２つのグル
ープの間に分配され、行デコーダーが２つのグループの
間に配置されて両グループの行導体を並列に制御するマ
トリクスメモリーにおいて、両マトリクスグループの行
デコーダーと反対側にそれぞれの試験バスが具えられ、
各試験バスは少なくともマトリクスの一部分である列導
体に接続され得ることを特徴とする請求項３，４又は５
のいずれか１項に記載のマトリクスメモリー。