JPH06187248A - Data error detection and correction control circuit - Google Patents
Data error detection and correction control circuitInfo
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- JPH06187248A JPH06187248A JP4354486A JP35448692A JPH06187248A JP H06187248 A JPH06187248 A JP H06187248A JP 4354486 A JP4354486 A JP 4354486A JP 35448692 A JP35448692 A JP 35448692A JP H06187248 A JPH06187248 A JP H06187248A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はデータエラー検出訂正制
御回路に関し、特にメモリのリード／ライトデータのエ
ラー検出訂正用のデータエラー検出訂正制御回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data error detection / correction control circuit, and more particularly to a data error detection / correction control circuit for error detection / correction of memory read / write data.
【０００２】[0002]
【従来の技術】この様なメモリデータに対するエラー検
出訂正用の回路として大別すると次の２つに分けられ
る。すなわち、１ビットエラー訂正・２ビットエラー検
出用の回路とバースト状の隣接多ビットエラー検出・訂
正用の回路とがある。2. Description of the Related Art Circuits for detecting and correcting errors in such memory data are roughly classified into the following two. That is, there are a circuit for 1-bit error correction / 2-bit error detection and a circuit for burst-like adjacent multi-bit error detection / correction.
【０００３】前者の１ビットエラー検出・訂正用回路
は、メモリライトデータに対しては、１ビットエラー訂
正，２ビットエラー検出用のチェックビットを生成して
これを当該ライトデータに付加して出力し、またメモリ
リードデータに対しては、このリードデータに付加され
ているチェックビットからシンドロームを生成するもの
であり、ＳＥＣ−ＤＥＤ（Ｓｉｎｇｌｅ ｂｉｔ Ｅｒ
ｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ−Ｄｏｕｂｌｅ ｂｉｔ
Ｅｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）回路と称され
る。The former 1-bit error detection / correction circuit generates a check bit for 1-bit error correction and 2-bit error detection for memory write data, adds it to the write data, and outputs it. For memory read data, the syndrome is generated from the check bit added to this read data, and SEC-DED (Single bit Er) is used.
error correction-Double bit
It is called an Error Detection circuit.
【０００４】後者の隣接多ビットのバーストエラー検出
・訂正回路は、ライトデータに対しては、隣接ｂビット
（ｂは２以上の整数であり、４の倍数が一般的である）
エラー訂正，２つの隣接ｂビットエラー検出用のチェッ
クビットを生成してこれを当該ライトデータに付加して
出力し、またメモリリードデータに対しては、このリー
ドデータに付加されているチェックビットからシンドロ
ームを生成するものであり、ＳｂＥＣ−ＤｂＥＤ（Ｓｉ
ｎｇｌｅ ｂ ｂｉｔ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉ
ｏｎ−Ｄｏｕｂｌｅ ｂ ｂｉｔ Ｅｏｒｒｏｒ Ｄｅ
ｔｅｃｔｉｏｎ）回路と称される。The latter adjacent multi-bit burst error detection / correction circuit, for write data, has adjacent b bits (b is an integer of 2 or more and is generally a multiple of 4).
A check bit for error correction and two adjacent b-bit error detection is generated and added to the write data to be output. For memory read data, the check bit added to this read data is used. It generates a syndrome, and is based on SbEC-DbED (Si
single b bit Error Correcti
on-Double b bit Error De
circuit).
【０００５】メモリＬＳＩには、これ等ＳＥＣ−ＤＥＤ
回路またはＳｂＥＣ−ＤｂＥＤのいずれかのエラー検出
訂正回路が組込まれた汎用メモリＬＳＩがある。ここ
で、ＳＥＣ−ＤＥＤ用とＳｂＥＣ−ＤｂＥＤ用とのメモ
リを比較すると、ＳＥＣ−ＤＥＤ用は、ＳｂＥＣ−Ｄｂ
ＥＤ用に比べて符号化部部分のゲート段数が少ないため
に、動作速度の性能は良いが符号の訂正能力は低いの
で、信頼性は落ちることになる。The memory LSI has these SEC-DED
There is a general-purpose memory LSI incorporating an error detection / correction circuit of either the circuit or the SbEC-DbED. Here, comparing the memory for SEC-DED and the memory for SbEC-DbED, the memory for SEC-DED is SbEC-Db.
Since the number of gate stages in the encoding unit is smaller than that for the ED, the operation speed performance is good, but the code correction ability is low, so the reliability decreases.
【０００６】一方、ＳｂＥＣ−ＤｂＥＤ用は、ＳＥＣ−
ＤＥＤ用に比べて符号化部分のゲート段数が多いため
に、動作速度の性能は落ちるが、符号訂正能力は高いの
で、信頼性は良い。On the other hand, for SbEC-DbED, SEC-
Since the number of gate stages in the coding portion is larger than that for the DED, the performance of the operating speed is reduced, but the code correction capability is high, so the reliability is good.
【０００７】従って、従来の汎用メモリＬＳＩでは、高
速性を優先するか、信頼性を優先するかというシステム
側の仕様要求に合せて、ＳＥＣ−ＤＥＤ用かＳｂＥＣ−
ＤｂＥＤ用かを選択してメモリ開発，設計及び製造を行
っている。Therefore, in the conventional general-purpose memory LSI, either for SEC-DED or for SbEC-depending on the specification requirements of the system side, that is, whether high speed or high reliability is prioritized.
We are developing, designing and manufacturing the memory by selecting whether it is for DbED.
【０００８】[0008]
【発明が解決しようとする課題】この様に、従来では、
汎用メモリＬＳＩを開発，設計するに際して、システム
側の仕様要求に合せてその都度ＳＥＣ−ＤＥＤ用メモリ
ＬＳＩとするか、ＳｂＥＣ−ＤｂＥＤ用メモリＬＳＩと
するかを選択しており、よってシステム開発後にこれを
変更する必要が生じて変更する場合には、多大な開発費
や開発量が必要となるという問題がある。また、高信頼
性化と高速化とのいずれにも対応できるような汎用メモ
リＬＳＩの開発も要求されてきており、この要求を満足
することができないという欠点もある。As described above, in the prior art,
When developing and designing a general-purpose memory LSI, the SEC-DED memory LSI or the SbEC-DbED memory LSI is selected each time according to the specification requirements of the system side. However, there is a problem that a large amount of development cost and a large amount of development are required in the case where the change is required. Further, there has been a demand for development of a general-purpose memory LSI capable of coping with both high reliability and high speed, and there is a drawback that this demand cannot be satisfied.
【０００９】そこで、本発明はかかる従来技術の問題を
解消すべくなされたものであって、その目的とするとこ
ろは、外部指令に応じて高速化と信頼性化とを適宜選択
可能として、開発・設計後のシステム仕様変更に柔軟に
対処可能なデータエラー検出訂正制御回路を提供するこ
とにある。Therefore, the present invention has been made to solve the problems of the prior art, and the object thereof is to develop by making it possible to appropriately select high speed and high reliability in accordance with an external command. -To provide a data error detection / correction control circuit capable of flexibly coping with changes in system specifications after design.
【００１０】[0010]
【課題を解決するための手段】本発明によるデータエラ
ー検出訂正制御回路は、１ビットエラー訂正及び２ビッ
トエラー検出用のチェックビットを生成して入力データ
に付加して出力し、また入力データに付加された前記チ
ェックビットから当該入力データのエラー検出訂正をな
す第１のエラー検出訂正手段と、バースト状の隣接ｂビ
ット（ｂは２以上の整数）エラー訂正及び隣接ｂビット
エラー検出用のバーストエラーチェックビットを生成し
て入力データに付加して出力し、また入力データに付加
された前記バーストエラーチェックビットから当該入力
データのバーストエラー検出訂正をなす第２のエラー検
出訂正手段と、外部指令に応じて前記第１及び第２のエ
ラー検出訂正手段の出力を択一的に導出する選択手段と
を含むことを特徴とする。A data error detection / correction control circuit according to the present invention generates a check bit for 1-bit error correction and 2-bit error detection, adds it to input data, and outputs it. First error detection / correction means for performing error detection / correction of the input data from the added check bits, burst-like adjacent b-bit (b is an integer of 2 or more) error correction and adjacent b-bit error detection burst Second error detection and correction means for generating an error check bit, adding it to the input data and outputting it, and performing burst error detection and correction of the input data from the burst error check bit added to the input data, and an external command. Selection means for selectively deriving outputs of the first and second error detection and correction means according to To.
【００１１】[0011]
【実施例】以下、図面を用いて本発明の実施例についい
て詳述する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【００１２】図１は本発明の実施例のブロック図であ
る。本発明によるデータエラー検出訂正制御回路１にお
いて、レジスタ２はメモリリード／ライトデータ１１を
取込み、この取込みデータ１２をＳＥＣ−ＤＥＤ回路３
及びＳｂＥＣ−ＤｂＥＤ回路４へ夫々供給する。ＳＥＣ
−ＤＥＤ回路３は、入力データがライトデータであれ
ば、この入力データから１ビットエラー訂正，２ビット
エラー検出用のチェックビットを生成してこれを入力デ
ータに付加してデータ１３として出力するもので、また
入力データがリードデータであれば、この入力データに
付加されたチェックビットからシンドロームを生成す
る。FIG. 1 is a block diagram of an embodiment of the present invention. In the data error detection / correction control circuit 1 according to the present invention, the register 2 takes in the memory read / write data 11, and takes the taken data 12 in the SEC-DED circuit 3.
And SbEC-DbED circuit 4 respectively. SEC
If the input data is write data, the DED circuit 3 generates a check bit for 1-bit error correction and 2-bit error detection from this input data, adds this to the input data, and outputs it as data 13. If the input data is read data, the syndrome is generated from the check bit added to the input data.
【００１３】ＳｂＥＣ−ＤｂＥＤ回路４は、入力データ
がライトデータであれば、この入力データから隣接ｂビ
ットのバーストエラー訂正，２つの隣接ｂビットのバー
ストエラー検出用のチェックビットを生成してこれを入
力データに付加してデータ１８として出力するものであ
り、また入力データがリードデータであれば、この入力
データに付加されたバーストエラー用のチェックビット
からシンドロームを生成する。If the input data is write data, the SbEC-DbED circuit 4 generates check bits for burst error correction of adjacent b bits and detection of burst error of two adjacent b bits from the input data and outputs the check bits. The data is added to the input data and output as data 18. If the input data is read data, a syndrome is generated from the check bit for burst error added to this input data.
【００１４】これ等両回路３，４は外部からのリード／
ライト制御信号に応じてシンドロームを生成するかチェ
ックビットを生成するかの機能が選択されるようになっ
ている。These two circuits 3 and 4 are connected to external leads /
A function of generating a syndrome or a check bit is selected according to the write control signal.
【００１５】そして、これ等両回路３及び４のデータ出
力（チェックビット付加データ）１３及び１８はセレク
タ９に入力され、外部モード信号２４に応じて択一的に
ライトデータ１７として導出されることになる。The data outputs (check bit additional data) 13 and 18 of these two circuits 3 and 4 are input to the selector 9 and selectively derived as the write data 17 according to the external mode signal 24. become.
【００１６】デコーダ５及び６は対応する回路３及び４
から生成されたシンドローム１３及び１８を夫々解読し
てそのデコード出力１５及び２０を夫々出力する。訂正
回路７及び８は対応するデコード５及び６のデコード出
力１５及び２０と対応する回路３及び４からの各リード
データ出力１４及び１９とを夫々入力として、リードデ
ータの訂正を行い訂正後のリードデータ１６及び２１を
夫々出力する。これ等両データ出力１６及び２１はセレ
クタ１０へ入力され、外部モード信号２４に応じて択一
的にリードデータ２２として導出されるようになってい
る。Decoders 5 and 6 have corresponding circuits 3 and 4, respectively.
The syndromes 13 and 18 generated from are decoded respectively, and the decoded outputs 15 and 20 are output respectively. The correction circuits 7 and 8 receive the decoded outputs 15 and 20 of the corresponding decodes 5 and 6 and the read data outputs 14 and 19 from the corresponding circuits 3 and 4, respectively, to correct the read data and perform the read after the correction. The data 16 and 21 are output respectively. Both of these data outputs 16 and 21 are input to the selector 10 and selectively derived as the read data 22 according to the external mode signal 24.
【００１７】以下に本回路１をメモリ書込データ制御用
として使った場合について説明する。書込データ１１が
入力されると、レジスタ２にセットされる。このとき書
込／読出制御信号２３が書込指定になっているため、セ
ット後の書込データ１２は、ＳＥＣ−ＤＥＤ回路３に入
力され、１ビットエラー訂正，２ビットエラー検出用の
チェックビット及び書込データ１３が生成される。The case where this circuit 1 is used for controlling memory write data will be described below. When the write data 11 is input, it is set in the register 2. At this time, since the write / read control signal 23 is set to write, the write data 12 after being set is input to the SEC-DED circuit 3 and the check bit for 1-bit error correction and 2-bit error detection. And write data 13 is generated.
【００１８】また、書込データ１２はＳｂＥＣ−ＤｂＥ
Ｄ回路４にも入力され、隣接ｂビットのバーストエラー
訂正，２つの隣接ｂビットのバーストエラー検出用のチ
ェックビット及び書込データ１８が生成される。The write data 12 is SbEC-DbE.
It is also input to the D circuit 4, and a check bit and a write data 18 for burst error correction of two adjacent b bits and burst error detection of two adjacent b bits are generated.
【００１９】高速化／信頼性モード信号２４が高速化指
定であると、チェックビット及び書込データ１３がセレ
クタ９によって選択され、チェックビット及び書込デー
タ１７が出力される。また信頼性指定であると、チェッ
クビット及び書込データ１８が選択されて出力される。When the speed-up / reliability mode signal 24 is designated as speed-up, the check bit and write data 13 are selected by the selector 9, and the check bit and write data 17 are output. If the reliability is designated, the check bit and the write data 18 are selected and output.
【００２０】次に、本回路１を読出データ制御用として
使った場合について説明する。読出データ１１が入力さ
れると、レシスタ２にセットされる。このとき書込／読
出制御信号２３が読出指定になっているため、セット後
の読出データ１２はＳＥＣ−ＤＥＤ回路３に入力され、
１ビットエラー訂正，２ビットエラー検出用のシンドロ
ーム１３と読出データ１４とが生成される。また、Ｓｂ
ＥＣ−ＤｂＥＤ回路４にも入力され、隣接ｂビットエラ
ー訂正，２つの隣接ｂビットエラー検出用のシンドロー
ム１８と読出データ１９とが生成される。Next, a case where the circuit 1 is used for controlling read data will be described. When the read data 11 is input, it is set in the register 2. At this time, since the write / read control signal 23 is designated to read, the read data 12 after being set is input to the SEC-DED circuit 3,
A syndrome 13 for 1-bit error correction and 2-bit error detection and read data 14 are generated. Also, Sb
It is also input to the EC-DbED circuit 4, and a syndrome 18 and read data 19 for adjacent b-bit error correction and two adjacent b-bit error detection are generated.
【００２１】シンドローム１３はデコーダ５で解読さ
れ、デコード信号１５を出力する。読出データ１２に１
ビットエラーがあれば、デコード信号が論理“１”とな
るため、読出データ１４は訂正回路７で訂正される。１
ビットエラーでなければ、デコード信号１５は論理
“０”であるため、読出データ１４は訂正されずに訂正
回路７から出力される。The syndrome 13 is decoded by the decoder 5 and outputs a decode signal 15. 1 in read data 12
If there is a bit error, the decode signal becomes a logic "1", so the read data 14 is corrected by the correction circuit 7. 1
If there is no bit error, the decode signal 15 is a logical "0", so the read data 14 is output from the correction circuit 7 without being corrected.
【００２２】一方、シンドローム１８はデコーダ６で解
読され、デコード信号２０を出力する。読出データ１２
に隣接ｂビットエラーがあれば、デコード信号２０が論
理“１”となるため、読出データ１９は訂正回路８で訂
正される。隣接ｂビットエラーでなければ、デコード信
号２０は論理“０”であるため、読出データ１９は訂正
されずに訂正回路８から出力される。On the other hand, the syndrome 18 is decoded by the decoder 6 and outputs a decode signal 20. Read data 12
If there is an adjacent b-bit error, the decode signal 20 becomes a logic "1", so that the read data 19 is corrected by the correction circuit 8. If there is no adjacent b-bit error, the decode signal 20 is a logical "0", and therefore the read data 19 is output from the correction circuit 8 without being corrected.
【００２３】高速化／信頼性モード信号２４が高速化指
定であると、読出データ１６がセレクト１０によって選
択され、読出データ２２が出力され、信頼性指定である
と、読出データ２１が選択されて出力される。When the speed-up / reliability mode signal 24 is designated as speed-up, the read data 16 is selected by the select 10 and the read data 22 is output. When the speed-reliability is designated, the read data 21 is selected. Is output.
【００２４】図２は本発明の他の実施例のブロック図を
示し、図１と同等部分は同一符号にて示す。本回路は２
０では、全バイト書込データ制御，部分書込データ制
御，並びに読出データ制御を全て兼ねることができる。
以下に夫々の動作について説明する。FIG. 2 shows a block diagram of another embodiment of the present invention, and the same portions as those in FIG. 1 are designated by the same reference numerals. This circuit is 2
With 0, all byte write data control, partial write data control, and read data control can be combined.
Each operation will be described below.
【００２５】全バイト書込動作の場合、部分書込動作指
示信号２５が全バイト書込指定であるため、書込データ
３１が全てセレクタ３０によって選択され、図１のデー
タエラー検出訂正制御回路１内のレジスタ２に送られ
る。それ以降の動作は、前述の図１の回路１を書込デー
タ制御用として使った場合と同様であり、チェックビッ
ト及び書込データ１７回路が本回路２０から出力され
る。In the case of the all-byte write operation, since the partial write operation instruction signal 25 designates all-byte write, all the write data 31 is selected by the selector 30, and the data error detection / correction control circuit 1 of FIG. It is sent to register 2 inside. The subsequent operation is the same as when the circuit 1 of FIG. 1 described above is used for controlling write data, and the check bit and write data 17 circuit is output from this circuit 20.
【００２６】また、読出動作の場合は、部分書込動作指
示信号２５が読出指定であるため、読出データ３２が全
てセレクタ３０によって選択され、図１の回路１内のレ
ジスタ２に送られる。それ以降の動作は、前述の回路１
を読出データ制御用として使った場合と同様であり、読
出データ２２が本回路２０から出力される。In the case of the read operation, since the partial write operation instruction signal 25 designates the read operation, all the read data 32 are selected by the selector 30 and sent to the register 2 in the circuit 1 of FIG. Subsequent operations are the same as the circuit 1 described above.
Is used for controlling read data, and read data 22 is output from this circuit 20.
【００２７】さらに、部分書込動作の場合は、部分書込
動作指示信号２５が部分書込指定であるため、指定され
たバイトは書込データ３１がセレクタ３０によって選択
され、指定外のバイトは読出データ２２が選択されてレ
ジスタ２に送られる。それ以降の動作は前述の回路１を
書込データ制御用として使った場合と同様であり、チェ
ックビット及び書込データ１７が本回路２０から出力さ
れる。これにより、メモリからの読出データ２２の一部
に指定バイトだけ書込データがマージされて、再びメモ
リライトデータ１７となってメモリへ書込まれる。Further, in the case of the partial write operation, since the partial write operation instruction signal 25 is the partial write designation, the write data 31 of the designated byte is selected by the selector 30, and the undesignated byte is The read data 22 is selected and sent to the register 2. The subsequent operation is the same as when the circuit 1 described above is used for controlling the write data, and the check bit and the write data 17 are output from this circuit 20. As a result, a part of the read data 22 from the memory is merged with the write data by a designated byte, and the memory write data 17 is written again in the memory.
【００２８】[0028]
【発明の効果】以上説明したように本発明は、１ビット
エラー訂正コード用のＳＥＣ−ＤＥＤ回路と隣接多ビッ
トエラー訂正用のＳｂＥＣ−ＤｂＥＤ回路との両回路を
有し、訂正モードの切替設定のみで、これらのいずれか
を選択するようにしたので、性能重視のシステムでも信
頼性重視のシステムでも、使用することが可能となり、
訂正機能を有するメモリＬＳＩの適用範囲を拡大する効
果がある。As described above, the present invention has both the SEC-DED circuit for 1-bit error correction code and the SbEC-DbED circuit for adjacent multi-bit error correction, and the correction mode switching setting. Only one of them is selected, so it can be used in both performance-oriented systems and reliability-oriented systems.
This has the effect of expanding the application range of the memory LSI having the correction function.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】本発明の他の実施例のブロック図である。FIG. 2 is a block diagram of another embodiment of the present invention.
１ データエラー検出訂正用制御回路 ２ レジスタ ３ ＳＥＣ−ＤＥＤ回路 ４ ＳｂＥＣ−ＤｂＥＤ回路 ５，６ デコーダ ７，８ 訂正回路 ９，１０，３０ セレクタ 1 Data Error Detection and Correction Control Circuit 2 Register 3 SEC-DED Circuit 4 SbEC-DbED Circuit 5, 6 Decoder 7, 8 Correction Circuit 9, 10, 30 Selector
Claims (2)
検出用のチェックビットを生成して入力データに付加し
て出力し、また入力データに付加された前記チェックビ
ットから当該入力データのエラー検出訂正をなす第１の
エラー検出訂正手段と、バースト状の隣接ｂビット（ｂ
は２以上の整数）エラー訂正及び隣接ｂビットエラー検
出用のバーストエラーチェックビットを生成して入力デ
ータに付加して出力し、また入力データに付加された前
記バーストエラーチェックビットから当該入力データの
バーストエラー検出訂正をなす第２のエラー検出訂正手
段と、外部指令に応じて前記第１及び第２のエラー検出
訂正手段の出力を択一的に導出する選択手段とを含むこ
とを特徴とするデータエラー検出訂正制御回路。1. A check bit for 1-bit error correction and 2-bit error detection is generated and added to input data for output, and error detection and correction of the input data is performed from the check bit added to the input data. The first error detecting and correcting means and the burst-like adjacent b bits (b
Is an integer greater than or equal to 2) A burst error check bit for error correction and adjacent b-bit error detection is generated and added to the input data for output, and the burst error check bit added to the input data is used to output the input data. It is characterized by including a second error detection / correction means for detecting and correcting a burst error and a selection means for selectively deriving outputs of the first and second error detection / correction means in response to an external command. Data error detection and correction control circuit.
前記選択手段の出力データとの一方を選択して前記第１
及び第２のエラー検出訂正手段へ供給する手段を更に含
むことを特徴とするデータエラー検出訂正制御回路。2. One of the input data and the output data of the selecting means is selected according to an external control signal to select the first data.
And a data error detection / correction control circuit further comprising means for supplying to the second error detection / correction means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354486A JPH06187248A (en) | 1992-12-16 | 1992-12-16 | Data error detection and correction control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354486A JPH06187248A (en) | 1992-12-16 | 1992-12-16 | Data error detection and correction control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187248A true JPH06187248A (en) | 1994-07-08 |
Family
ID=18437895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4354486A Pending JPH06187248A (en) | 1992-12-16 | 1992-12-16 | Data error detection and correction control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187248A (en) |
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