JPH0618365B2 - Timing method - Google Patents
Timing methodInfo
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- JPH0618365B2 JPH0618365B2 JP63011942A JP1194288A JPH0618365B2 JP H0618365 B2 JPH0618365 B2 JP H0618365B2 JP 63011942 A JP63011942 A JP 63011942A JP 1194288 A JP1194288 A JP 1194288A JP H0618365 B2 JPH0618365 B2 JP H0618365B2
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- clock
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- data
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- Optical Communication System (AREA)
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- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はタイミング方式に関し、特に基幹伝送系,公衆
網,加入者系等のディジタル伝送系に用いられるタイミ
ング方式に関するものである。The present invention relates to a timing system, and more particularly to a timing system used for digital transmission systems such as backbone transmission systems, public networks, subscriber systems and the like.
伝送媒体として光ファイバを用いた伝送技術の進展は目
覚ましいものがあり、伝送情報量としては数百Mbps〜
数Gbps程度の伝送が可能となりつつある。更に、より
広帯域な伝送系を実現する1つの方式として並列伝送方
式が考えられている。The progress of transmission technology using optical fiber as a transmission medium is remarkable, and the transmission information amount is several hundred Mbps
Transmission of several Gbps is becoming possible. Further, a parallel transmission method is considered as one method for realizing a wider band transmission system.
第3図は上記ディジタル並列伝送系に用いられる従来の
タイミング方式の一構成例を示すブロック図である。同
図において3011〜301nはデータ入力線、302
はクロック入力線、303はラッチ回路、304はセレ
クタ回路、305は制御信号入力線、3061〜306
3はゲート、3071〜307nはデータ出力線、30
8はクロック出力線である。ここでクロック入力線30
2から入力されるクロック信号とデータ入力線3011
〜301nから入力されるデータ信号は、同じ繰り返し
周期(To=1/fo)を有しているが、一般には位相同
期が取れているとは限らない。このため上記N本のデー
タ信号を直ちにこのクロック信号を用いてリタイミング
することはできない。そこで、この入力されたクロック
信号を固有のゲート遅延を有するゲート3061〜30
63に通して4相のクロック信号を作り出し、この生成
された4相のクロック信号を入力とするセレクタ回路3
04においては、制御信号入力線305から入力される
制御信号に基づいて4相のクロック信号から1相のクロ
ック信号を選択する。この選択されたクロック信号を用
いてラッチ回路303は、N本のデータ入力線3011
〜301nから入力されるデータ信号を識別してリタイ
ミングする。このように、第3図の回路では、リタイミ
ングに使用するクロック信号としては4相のクロック信
号から1相を選択して使用することが可能であるので、
たとえクロック入力線302から入力されるクロック信
号とN本のデータ入力線3011〜301nから入力さ
れるデータ信号の位相同期が取れていなくても、これら
のデータ信号を誤りなくリタイミングすることが可能と
なる。FIG. 3 is a block diagram showing an example of the configuration of a conventional timing system used in the digital parallel transmission system. In the figure, 301 1 to 301 n are data input lines, 302
Is a clock input line, 303 is a latch circuit, 304 is a selector circuit, 305 is a control signal input line, and 306 1 to 306
3 is a gate, 307 1 to 307 n are data output lines, 30
Reference numeral 8 is a clock output line. Here clock input line 30
Clock signal input from the 2 and a data input line 301 1
The data signals input from ˜301 n have the same repetition period (T o = 1 / f o ), but are not always phase-synchronized. Therefore, the N data signals cannot be immediately retimed using this clock signal. Therefore, the input clock signal is applied to the gates 306 1 to 30 having a specific gate delay.
6 3 produces a four-phase clock signals through the selector circuit 3 which receives the clock signal of the generated four-phase
In 04, the one-phase clock signal is selected from the four-phase clock signals based on the control signal input from the control signal input line 305. Using this selected clock signal, the latch circuit 303 operates the N data input lines 301 1
˜301 n input data signals are identified and retimed. As described above, in the circuit of FIG. 3, since it is possible to select and use one phase from the four-phase clock signals as the clock signal used for retiming,
Even if the clock signal input from the clock input line 302 and the data signals input from the N data input lines 301 1 to 301 n are not in phase synchronization, retiming of these data signals without error is performed. Is possible.
上述した従来のタイミング方式においては、固有のゲー
ト遅延を有するゲート3061〜306nを用いた非論
理操作で4相のクロック信号を生成し、この4相のクロ
ック信号から1相を選択してN本のデータ信号のリタイ
ミングを行っているので、ゲート3061〜306nが
有するゲート遅延量がデータ信号のリタイミングを行う
上で重要なファクタとなり、また入力されるデータの繰
り返し周波数(fo)に依存してゲート遅延量を調整し
なければならなかった。更に、一般にはN本のデータ入
力線3011〜301nから入力されるデータ信号には
データ間のスキュー(位相歪)及び信号間の遅延ばらつ
きが含まれる。このために、セレクタ回路304で選択
されたクロック信号が、N本すべてのデータ入力線30
11〜301nの情報を最適な位相条件で識別できると
は限らなかった。In the above-described conventional timing method, four-phase clock signals are generated by a non-logical operation using the gates 306 1 to 306 n having inherent gate delays, and one phase is selected from the four-phase clock signals. Since N data signals are retimed, the gate delay amount of the gates 306 1 to 306 n is an important factor in retiming the data signals, and the repetition frequency (f o ) had to adjust the gate delay amount. Further, generally, the data signals input from the N data input lines 301 1 to 301 n include skew between data (phase distortion) and delay variation between signals. For this reason, the clock signals selected by the selector circuit 304 are all N data input lines 30.
It was not always possible to identify the information of 1 1 to 301 n under the optimum phase condition.
また、各々のデータ入力線の情報に対して、最適な位相
クロックを選択し各信号線毎に情報の識別を行った後、
N本のデータ入力線3011〜301n間の情報を共通
のクロック信号でリタイミングし並列ビット同期を確保
する方式も考えられる。しかしながら、この方式では並
列ビット同期をとるための共通クロックの位相制御が複
雑となっていた。After selecting the optimum phase clock for the information on each data input line and identifying the information for each signal line,
A method of retiming the information between the N data input lines 301 1 to 301 n with a common clock signal and ensuring parallel bit synchronization is also conceivable. However, in this method, the phase control of the common clock for parallel bit synchronization is complicated.
本発明の目的は、これらの問題点を解決した回路構成が
簡易であり、非論理操作でデータのリタイミング用クロ
ック信号を生成することなく、且つ入力されるデータの
繰り返し周波数に依存せず、N本すべてのデータ入力線
3011〜301nの情報が最適なタイミングで識別さ
れ、且つ並列ビット同期が容易に確保されるタイミング
方式を提供することにある。An object of the present invention is to have a simple circuit configuration that solves these problems, does not generate a retiming clock signal for data by a non-logical operation, and does not depend on the repetition frequency of input data, An object of the present invention is to provide a timing method in which information of all N data input lines 301 1 to 301 n is identified at optimum timing and parallel bit synchronization is easily ensured.
本発明のタイミング方式は、N本の信号線を用いてディ
ジタル信号を伝送する並列伝送方式において、前記N本
の各々の信号線を用いて内部状態を初期化し且つ該信号
線の2倍の繰り返し周波数成分を有するクロック信号を
2分周するN個の2分周回路と、このN個の2分周回路
の各々の出力信号を前記クロック信号の半クロックだけ
遅延させるN個の遅延回路と、このN個の遅延回路の出
力信号を用いて前記N本の各々の信号線をリタイミング
するN個の識別回路と、前記2分周回路のクロックを用
いて前記N個の識別回路の出力信号の並列ビット同期を
とる手段とを備えている。The timing system of the present invention is a parallel transmission system in which a digital signal is transmitted using N signal lines, the internal state is initialized using each of the N signal lines, and the signal lines are repeated twice. N divide-by-two frequency divider circuits that divide a clock signal having a frequency component into two, and N delay circuits that delay the output signals of each of the N divide-by-2 circuits by half a clock of the clock signal, Output signals of the N discrimination circuits that retime the N signal lines by using the output signals of the N delay circuits, and output signals of the N discrimination circuits by using the clock of the divide-by-2 circuit. And a means for achieving parallel bit synchronization of.
次に本発明の実施例について第1図,第2図を参照して
説明する。Next, an embodiment of the present invention will be described with reference to FIGS.
第1図は本発明のタイミング方式の一実施例を示すブロ
ック図、第2図は第1図における各部信号のタイミング
波形を示すタイムチャートである。FIG. 1 is a block diagram showing an embodiment of the timing system of the present invention, and FIG. 2 is a time chart showing timing waveforms of signals at respective parts in FIG.
第1図において、a,b,c,d,e,f,g,hの英文字は第2図の
タイミングチャートにおけるタイミング波形の信号位置
を示し、1011〜101nはデータ入力線、102は
クロック入力線、1031〜103nはDフリップフロ
ップ(D−F/F)からなる識別回路、1041〜10
4n+1はTフリップフロップ(T−F/F)からなる2
分周回路、1051〜105nはD−F/F、106は
インバータ回路、107はラッチ回路、1081〜10
8nはデータ出力線、109はクロック出力線である。
ここでクロック入力線102から入力されるクロック信
号は、データ入力線1011〜101nから入力される
データ信号の2倍の繰り返し周波数(2fo、fo=1/
T)を有している。2分周回路1041〜104nは各
々のデータ入力線1011〜101nから入力されるデ
ータ信号の立上がりで内部状態をリセットしつつ、この
データ信号に比べて2倍の周波数成分を有するクロック
信号を2分周する。2分周回路104n+1はクロック入
力線102から入力される繰り返し周波数2foのクロッ
ク信号を2分周する。一方、クロック入力線から入力さ
れる繰り返し周波数2foのクロック信号は、インバータ
回路106で位相反転される。この位相反転クロック信
号を用いて各D−F/F1051〜105nは2分周回
路1041〜104nの出力信号である繰り返し周波数
foのクロック信号を打ち抜く。これによりD−F/F1
051〜105nの出力信号は2分周回路1041〜1
04nの出力信号に比べてT/4だけ遅れたクロック信
号となる。識別回路1031〜103nは、これらD−
F/F1051〜105nの出力であるクロック信号を
用いてデータ入力線1011〜101nから入力される
データ信号の識別を行う。更に識別回路1031〜10
3nの出力信号はラッチ回路107の入力となり、2分
周回路104n+1の出力である繰り返し周波数foのクロ
ック信号を用いてリタイミングされ、データ出力線10
81〜108nに出力される。In FIG. 1, the letters a, b, c, d, e, f, g, h indicate the signal positions of the timing waveform in the timing chart of FIG. 2, 101 1 to 101 n are data input lines, and 102 Is a clock input line, 103 1 to 103 n is an identification circuit including a D flip-flop (DF / F), and 104 1 to 10
4 n + 1 is composed of T flip-flops (T-F / F) 2
A frequency divider circuit, 105 1 to 105 n are D-F / Fs, 106 is an inverter circuit, 107 is a latch circuit, and 108 1 to 10
8 n is a data output line, and 109 is a clock output line.
Here the clock signal input from the clock input line 102 is twice the repetition frequency (2f o of the data signal input from the data input line 101 1 ~101 n, f o = 1 /
T). The divide-by-two frequency divider circuits 104 1 to 104 n are clocks each having a frequency component twice as high as that of the data signal while resetting the internal state at the rising edge of the data signal input from each of the data input lines 101 1 to 101 n. Divide the signal by two. The divide-by-two circuit 104 n + 1 divides the frequency of the clock signal having a repetition frequency of 2f o input from the clock input line 102 by two. On the other hand, the clock signal having the repeating frequency of 2f o input from the clock input line is inverted in phase by the inverter circuit 106. Using this phase-inverted clock signal, each D-F / F 105 1 to 105 n is a repetition frequency which is an output signal of the divide-by-two frequency divider 104 1 to 104 n.
Punch out the clock signal at f o . This allows DF / F1
The output signals of 05 1 to 105 n are the frequency dividing circuits 104 1 to 104 1.
The clock signal is delayed by T / 4 with respect to the output signal of 04 n . The identification circuits 103 1 to 103 n have D-
The data signals input from the data input lines 101 1 to 101 n are identified using the clock signals output from the F / Fs 105 1 to 105 n . Further, the identification circuits 103 1 to 10
The output signal of 3 n becomes the input of the latch circuit 107 and is retimed using the clock signal of the repetition frequency f o which is the output of the divide-by-2 circuit 104 n + 1 , and the data output line 10
8 1 to 108 n are output.
第2図のタイミングチャートにおいて、A点がこのタイ
ミングチャートの開始時刻である。a1〜anはデータ
入力線1011〜101nから入力されるデータ信号、
bはクロック入力線102から入力されるクロック信
号、cはインバータ回路106の出力信号、a1〜dn
は2分周回路1041〜104nの出力信号、e1〜e
nはD−F/F1051〜105nの出力信号、f1〜
fnは識別回路1031〜103nの出力信号、g1〜
gnはラッチ回路107の出力信号、hは2分周回路1
04n+1の出力信号である。In the timing chart of FIG. 2, point A is the start time of this timing chart. a 1 ~a n is a data signal input from the data input line 101 1 to 101 n,
b is a clock signal input from the clock input line 102, c is an output signal of the inverter circuit 106, and a 1 to d n
Is an output signal of the frequency dividing circuit 104 1 to 104 n , e 1 to e
n is the output signal of the D-F / F 105 1 to 105 n , f 1 to
f n is an output signal of the identification circuits 103 1 to 103 n , g 1 to
g n is the output signal of the latch circuit 107, and h is the frequency dividing circuit 1
04 n + 1 output signal.
第1図及び第2図を用いてデータ入力線1011〜10
1nから入力されるデータ信号を誤りなく識別し、且つ
並列ビット同期が確保される過程について説明する。N
個の各々の2分周回路1041〜104nは、入力デー
タ信号a1〜anの立上がりで内部状態をリセットしつ
つ、供給される繰り返し周波数2foのクロック信号を2
分周する。一般に2分周回路では2相(0相又はπ相)
の出力位相が考えられるが、ここでのリセット処理は2
相のうち1相のクロック信号を自動的に選択しているこ
とに相当する。つまり、2分周回路1041〜104n
の出力としては0相又はπ相のクロック信号(出力信号
d1〜dn)が現れることになる。出力信号d1〜dn
はD−F/F1051〜105nの入力信号となり、イ
ンバータ回路106の出力信号cでリタイミングされ
る。クロック信号e1〜enの各々の信号はD−F/F
1051〜105nの出力信号であり、出力信号d1〜
dnに比べてT/4だけ位相が遅れた信号となる。この
クロック信号e1〜enの各々の立上がりは、常にデー
タ入力線1011〜101nから入力される入力データ
信号a1〜anの各々の変化点からT/4〜3T/4遅
れた位相点に現れることになるので、これらのクロック
信号e1〜enを用いることにより入力データ信号a1
〜anの各々を誤りなく且つ位相余裕を持って識別する
ことが可能となる(出力信号f1〜fn)。ここで、出
力信号f1〜fnの位相としては2相(0相又はπ相)
現れることになるが、2分周回路104n+1の出力クロ
ック信号hを用いることにより誤りなく出力信号f1〜
fnがリタイミングされ並列ビット同期が確保される
(出力信号g1〜gn)。The data input lines 101 1 to 10 1 to 10 will be described with reference to FIGS. 1 and 2.
A process of correctly identifying a data signal input from 1 n and ensuring parallel bit synchronization will be described. N
Each of the two divide-by-2 circuits 104 1 to 104 n resets the internal state at the rising edge of the input data signals a 1 to a n , and supplies the supplied clock signal of the repetition frequency 2f o to 2
Divide. Generally, two phases (2 phases (0 phase or π phase) in the frequency divider circuit
Although the output phase of is possible, the reset process here is 2
This corresponds to automatically selecting the clock signal of one of the phases. That is, the divide-by-2 circuit 104 1 to 104 n
As the output of 0, a 0-phase or π-phase clock signal (output signals d 1 to d n ) appears. Output signals d 1 to d n
Becomes an input signal of D-F / F 105 1 to 105 n and is retimed by the output signal c of the inverter circuit 106. Each of the clock signal e 1 to e n are D-F / F
Output signals of 105 1 to 105 n , and output signals d 1 to
T / 4 phase by the delayed signal as compared to d n. Rise of each of the clock signal e 1 to e n are always T / 4~3T / 4 delay from each of the change point of the input data signal a 1 ~a n inputted from the data input line 101 1 to 101 n since will appear in the phase point, the input data signal a 1 by using these clock signals e 1 to e n
Each of ~a n it is possible to identify with no error and phase margin (output signal f 1 ~f n). Here, the output signals f 1 to f n have two phases (0 phase or π phase).
Although it will appear, by using the output clock signal h of the frequency dividing circuit 104 n + 1 , the output signals f 1 to
f n is retimed and parallel bit synchronization is secured (output signals g 1 to g n ).
以上、第1図に示された実施例を用いて説明してきた
が、本発明はこれらの組合わせに限られるものではな
く、例えば2分周回路104nの出力信号をラッチ回路
107のラッチクロック信号として使用する構成も可能
となる。また、クロック入力線102から入力されるク
ロック信号生成法は、例えばデータ信号線101nから
入力されるクロック信号から繰り返し周波数foのタイ
ミング信号を自己抽出した後、周波数ダブラを用いて繰
り返し周波数2foのクロック信号を生成する方式、シ
ステムクロックとして繰り返し周波数2foのクロック
信号を有する方式、繰り返し周波数2foのクロック信
号を外部供給する方式等多様な方式が考えられる。更に
は、入力されるデータ信号に対してN倍の繰り返し周波
数成分を有するクロック信号を用いた場合でも本発明と
同等の効果が期待される。As described above, the embodiment shown in FIG. 1 has been described, but the present invention is not limited to these combinations, and for example, the output signal of the divide-by-two frequency dividing circuit 104 n is set to the latch clock of the latch circuit 107. A configuration used as a signal is also possible. The clock signal generation method which is inputted from the clock input line 102, for example, after the timing signal of a repetition frequency f o from a clock signal input from the data signal line 101 n self extraction, repetition frequency 2f with a frequency doubler method of generating a o of the clock signal, system having a clock signal of a repetition frequency 2f o as the system clock, are conceivable clock signal external supply system such various schemes of repetition frequency 2f o. Furthermore, even when a clock signal having a repetition frequency component N times the input data signal is used, the same effect as that of the present invention is expected.
以上説明したように本発明のタイミング方式によれば入
力されるデータの繰り返し周波数に依存することなく、
簡易な論理操作を用いるだけで並列に入力されるデータ
信号の並列ビット同期を確保することができる効果があ
る。As described above, according to the timing method of the present invention, without depending on the repetition frequency of input data,
There is an effect that the parallel bit synchronization of the data signals input in parallel can be secured only by using a simple logical operation.
本発明はディジタル伝送系におけるタイミング方式に関
するものであり、将来、より一層高速・大容量化される
光ファイバ伝送系、特にファイバ多重又は波長多重によ
る光並列伝送系への適用が期待されるものである。The present invention relates to a timing system in a digital transmission system, and is expected to be applied to an optical fiber transmission system, which has a higher speed and a larger capacity, in particular, an optical parallel transmission system by fiber multiplexing or wavelength multiplexing in the future. is there.
第1図は本発明のタイミング方式の一実施例を示すブロ
ック図、第2図は第1図における各部信号のタイミング
波形を示すタイミングチャート、第3図は従来のタイミ
ング方式の一構成例を示すブロック図である。 1011〜101n,3011〜301n……データ入
力線、102,302……クロック入力線、1031〜
103n……識別回路、1041〜104n+1……2分周
回路、1051〜105n……D−F/F、106……
インバータ回路、107,303……ラッチ回路、10
81〜108n,3071〜307n……データ出力
線、109,308……クロック出力線、304……セ
レクタ回路、305……制御信号入力線、3061〜3
063……ゲート。FIG. 1 is a block diagram showing an embodiment of a timing system of the present invention, FIG. 2 is a timing chart showing timing waveforms of signals of respective parts in FIG. 1, and FIG. 3 is a structural example of a conventional timing system. It is a block diagram. 101 1 to 101 n , 301 1 to 301 n ... Data input line, 102, 302 ... Clock input line, 103 1 to
103 n ...... Identification circuit, 104 1 to 104 n + 1 ...... 2 frequency divider circuit, 105 1 to 105 n ...... D-F / F, 106 ......
Inverter circuit, 107, 303 ... Latch circuit, 10
8 1 ~108 n, 307 1 ~307 n ...... data output lines, 109,308 ...... clock output line, 304 ...... selector circuit, 305 ...... control signal input line, 306 1-3
06 3 …… Gate.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H04L 29/00 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display area H04L 29/00
Claims (1)
送する並列伝送方式において、前記N本の各々の信号線
を用いて内部状態を初期化し、且つこの信号線の2倍の
繰り返し周波数成分を有するクロック信号を2分周する
N個の2分周回路と、このN個の2分周回路の各々の出
力信号を前記クロック信号の半クロックだけ遅延させる
N個の遅延回路と、このN個の遅延回路の出力信号を用
いて前記N本の各々の信号線をリタイミングするN個の
識別回路と、前記2分周回路のクロックを用いて前記N
個の識別回路の出力信号の並列ビット同期をとる手段と
を備えることを特徴とするタイミング方式。1. In a parallel transmission system for transmitting a digital signal using N signal lines, an internal state is initialized by using each of the N signal lines, and a repetition frequency twice that of the signal lines is used. A divide-by-two N-divider circuit that divides a clock signal having a component into two, and N delay circuits that delay the output signals of each of the N divide-by-2 circuits by half a clock of the clock signal; N identification circuits that retime each of the N signal lines using the output signals of the N delay circuits, and the N identification circuits that use the clocks of the divide-by-2 circuit.
And a means for establishing parallel bit synchronization of the output signals of the individual identification circuits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63011942A JPH0618365B2 (en) | 1988-01-21 | 1988-01-21 | Timing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63011942A JPH0618365B2 (en) | 1988-01-21 | 1988-01-21 | Timing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01188049A JPH01188049A (en) | 1989-07-27 |
JPH0618365B2 true JPH0618365B2 (en) | 1994-03-09 |
Family
ID=11791703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63011942A Expired - Lifetime JPH0618365B2 (en) | 1988-01-21 | 1988-01-21 | Timing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0618365B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07154447A (en) * | 1993-11-29 | 1995-06-16 | Nec Corp | High-speed data transmission circuit |
JP4440864B2 (en) | 2005-09-26 | 2010-03-24 | 富士通株式会社 | Optical receiver |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6347105Y2 (en) * | 1981-01-13 | 1988-12-06 | ||
JPS62237832A (en) * | 1986-04-09 | 1987-10-17 | Nec Corp | High speed optical bus |
-
1988
- 1988-01-21 JP JP63011942A patent/JPH0618365B2/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH01188049A (en) | 1989-07-27 |
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