JPH06164363A - 出力ポート回路 - Google Patents
出力ポート回路Info
- Publication number
- JPH06164363A JPH06164363A JP4337888A JP33788892A JPH06164363A JP H06164363 A JPH06164363 A JP H06164363A JP 4337888 A JP4337888 A JP 4337888A JP 33788892 A JP33788892 A JP 33788892A JP H06164363 A JPH06164363 A JP H06164363A
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- JP
- Japan
- Prior art keywords
- output
- switch means
- voltage
- output port
- circuit
- Prior art date
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- Granted
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Abstract
(57)【要約】
【目的】 ２つの異なる電源電位を選択して１つの出力
ポートから出力させるようにした回路において、選択を
行うためのスイッチング素子としてのＦＥＴの破壊を防
止し、かつ出力電圧の変動を防止して安定な出力を得る
ようにする。 【構成】 異なる２つの電圧源ＶＤＤ１，ＶＤＤ２と出
力ポートＰとの間にそれぞれスイッチ手段１０，２０を
介挿し、２つの電圧源の電位差に応じて電位判定回路３
０が各スイッチ手段１０，２０を選択的にオンさせ、電
圧源を選択して出力ポートＰから出力する。各スイッチ
手段１０，２０はサブストレートをソース側に持つトラ
ンジスタと１１，２１、サブストレートをドレイン側に
持つトランジスタ１２，２２とを縦続接続することで、
電圧源の選択時にオフされているスッチ手段に逆電圧が
印加された場合でも、当該スイッチ手段のトランジスタ
に逆電流が流れることを防止し、出力電圧を安定化す
る。
ポートから出力させるようにした回路において、選択を
行うためのスイッチング素子としてのＦＥＴの破壊を防
止し、かつ出力電圧の変動を防止して安定な出力を得る
ようにする。 【構成】 異なる２つの電圧源ＶＤＤ１，ＶＤＤ２と出
力ポートＰとの間にそれぞれスイッチ手段１０，２０を
介挿し、２つの電圧源の電位差に応じて電位判定回路３
０が各スイッチ手段１０，２０を選択的にオンさせ、電
圧源を選択して出力ポートＰから出力する。各スイッチ
手段１０，２０はサブストレートをソース側に持つトラ
ンジスタと１１，２１、サブストレートをドレイン側に
持つトランジスタ１２，２２とを縦続接続することで、
電圧源の選択時にオフされているスッチ手段に逆電圧が
印加された場合でも、当該スイッチ手段のトランジスタ
に逆電流が流れることを防止し、出力電圧を安定化す
る。
Description
【０００１】
【産業上の利用分野】本発明は１つのポートから複数の
電源電位を出力する半導体集積回路に関し、特にグラン
ド（ＧＮＤ）電位と中間電位（Ｚ）を除いた２つ以上の
異なる電源電位を選択して１つの出力ポートより出力す
る出力ポート回路に関する。
電源電位を出力する半導体集積回路に関し、特にグラン
ド（ＧＮＤ）電位と中間電位（Ｚ）を除いた２つ以上の
異なる電源電位を選択して１つの出力ポートより出力す
る出力ポート回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路内に電位の異なる
２つの内部電源電圧が存在する場合、その中の１つの内
部電源電圧を選択して１つの出力ポートで出力するよう
にした出力ポート回路が検討されている。例えば、図２
はその一例であり、出力ポートにはＰ形ＦＥＴ５１とＮ
形ＦＥＴ５２で構成されるバッファ５０が接続され、デ
ータ４０に基づいて電源電圧を出力ポートＰに出力させ
るように構成される。このバッファ５０には第１の電源
電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２がそれぞれＰ形
ＦＥＴ１３，２３を介して接続され、Ｐ形ＦＥＴ１３の
ゲートには電位判定回路３０の出力が直接入力され、Ｐ
形ＦＥＴ２３のゲートにはインバータ６０を介して電位
判定回路３０の出力が入力されることにより、電位判定
回路３０の出力によってＰ形ＦＥＴ１３，２３が選択的
にＯＮ動作されるように構成されている。この回路で
は、電位判定回路３０の出力レベルに応じてＰ形ＦＥＴ
１３，２３が選択的にＯＮ動作されるため、ＯＮされた
側の電源電圧ＶＤＤ１又はＶＤＤ２が選択されて出力ポ
ートＰから出力されることになる。
２つの内部電源電圧が存在する場合、その中の１つの内
部電源電圧を選択して１つの出力ポートで出力するよう
にした出力ポート回路が検討されている。例えば、図２
はその一例であり、出力ポートにはＰ形ＦＥＴ５１とＮ
形ＦＥＴ５２で構成されるバッファ５０が接続され、デ
ータ４０に基づいて電源電圧を出力ポートＰに出力させ
るように構成される。このバッファ５０には第１の電源
電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２がそれぞれＰ形
ＦＥＴ１３，２３を介して接続され、Ｐ形ＦＥＴ１３の
ゲートには電位判定回路３０の出力が直接入力され、Ｐ
形ＦＥＴ２３のゲートにはインバータ６０を介して電位
判定回路３０の出力が入力されることにより、電位判定
回路３０の出力によってＰ形ＦＥＴ１３，２３が選択的
にＯＮ動作されるように構成されている。この回路で
は、電位判定回路３０の出力レベルに応じてＰ形ＦＥＴ
１３，２３が選択的にＯＮ動作されるため、ＯＮされた
側の電源電圧ＶＤＤ１又はＶＤＤ２が選択されて出力ポ
ートＰから出力されることになる。
【０００３】
【発明が解決しようとする課題】このような出力ポート
回路では、例えば第１の電源電圧ＶＤＤ１を出力しよう
としたときには、Ｐ形ＦＥＴ１３をＯＮしてバッファ５
０の電源電圧をＶＤＤ１とするため、出力ポートＰより
電源電圧ＶＤＤ１が出力されるはずであるが、このとき
ＯＦＦ状態にあるＰ形ＦＥＴ２３には第１と第２の電源
電圧ＶＤＤ１とＶＤＤ２の電位差（ＶＤＤ１＞ＶＤＤ
２）がＰ形ＦＥＴ２３のサブストレートに対して逆電
圧、逆電流となって印加され、Ｐ形ＦＥＴ２３に電流が
流入し、Ｐ形ＦＥＴ２３が破壊され、或いは逆電流が出
力ポートから出力される電圧に影響して電源電圧が変動
してしまうおそれがある。本発明の目的は、ＦＥＴの破
壊を防止し、かつ出力電圧の変動を防止した出力ポート
回路を提供することにある。
回路では、例えば第１の電源電圧ＶＤＤ１を出力しよう
としたときには、Ｐ形ＦＥＴ１３をＯＮしてバッファ５
０の電源電圧をＶＤＤ１とするため、出力ポートＰより
電源電圧ＶＤＤ１が出力されるはずであるが、このとき
ＯＦＦ状態にあるＰ形ＦＥＴ２３には第１と第２の電源
電圧ＶＤＤ１とＶＤＤ２の電位差（ＶＤＤ１＞ＶＤＤ
２）がＰ形ＦＥＴ２３のサブストレートに対して逆電
圧、逆電流となって印加され、Ｐ形ＦＥＴ２３に電流が
流入し、Ｐ形ＦＥＴ２３が破壊され、或いは逆電流が出
力ポートから出力される電圧に影響して電源電圧が変動
してしまうおそれがある。本発明の目的は、ＦＥＴの破
壊を防止し、かつ出力電圧の変動を防止した出力ポート
回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、異なる２つの
電圧源と、これらの電圧源と出力ポートとの間にそれぞ
れ介挿されるスイッチ手段と、前記２つの電圧源の電位
差に応じて各スイッチ手段を選択的にオンさせる信号を
出力する電位判定回路とを備えており、各スイッチ手段
はサブストレートをソース側に持つトランジスタと、サ
ブストレートをドレイン側に持つトランジスタとを縦続
接続した構成とする。
電圧源と、これらの電圧源と出力ポートとの間にそれぞ
れ介挿されるスイッチ手段と、前記２つの電圧源の電位
差に応じて各スイッチ手段を選択的にオンさせる信号を
出力する電位判定回路とを備えており、各スイッチ手段
はサブストレートをソース側に持つトランジスタと、サ
ブストレートをドレイン側に持つトランジスタとを縦続
接続した構成とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図であり、図２に示
した回路と同一部分には同一符号を付してある。即ち、
出力ポートＰにはＰ形ＦＥＴ５１とＮ形ＦＥＴ５２で構
成されるバッファ５０が接続され、データ４０に基づい
て電源電圧を出力ポートＰに出力させるように構成され
る。このバッファ５０には第１の電源電圧ＶＤＤ１と第
２の電源電圧ＶＤＤ２がそれぞれスイッチ手段１０，２
０を介して接続される。第１のスイッチ手段１０は、サ
ブストレートをソース側においたＰ形ＦＥＴ１１と、サ
ブストレートをドレイン側においたＰ形ＦＥＴ１２とを
縦続接続し、各ＦＥＴのゲートを相互に接続して電位判
定回路３０の出力が入力されるように構成している。ま
た、第２のスイッチ手段２０もＰ形ＦＥＴ２１，２２で
同様に構成されるが、各ゲートには電位判定回路３０の
出力がインバータ６０を介して入力されるように構成し
ている。
る。図１は本発明の一実施例の回路図であり、図２に示
した回路と同一部分には同一符号を付してある。即ち、
出力ポートＰにはＰ形ＦＥＴ５１とＮ形ＦＥＴ５２で構
成されるバッファ５０が接続され、データ４０に基づい
て電源電圧を出力ポートＰに出力させるように構成され
る。このバッファ５０には第１の電源電圧ＶＤＤ１と第
２の電源電圧ＶＤＤ２がそれぞれスイッチ手段１０，２
０を介して接続される。第１のスイッチ手段１０は、サ
ブストレートをソース側においたＰ形ＦＥＴ１１と、サ
ブストレートをドレイン側においたＰ形ＦＥＴ１２とを
縦続接続し、各ＦＥＴのゲートを相互に接続して電位判
定回路３０の出力が入力されるように構成している。ま
た、第２のスイッチ手段２０もＰ形ＦＥＴ２１，２２で
同様に構成されるが、各ゲートには電位判定回路３０の
出力がインバータ６０を介して入力されるように構成し
ている。
【０００６】この構成によれば、例えば、電源電圧ＶＤ
Ｄ１，ＶＤＤ２をＶＤＤ１＝１０Ｖ，ＶＤＤ２＝５Ｖと
したときに、先ず出力ポートＰよりＶＤＤ１＝１０Ｖを
出力しようとする。このときには電位判定回路３０から
はロウレベルの信号が出力され、この信号によりＰ形Ｆ
ＥＴ１１，１２からなる第１スイッチ手段１０がＯＮ
し、電源電圧ＶＤＤ１はスイッチ手段１０を通過し、バ
ッファ５０を通して出力ポートＰより出力される。この
とき、Ｐ形ＦＥＴ２１，２２には出力電源電位判定回路
３０により出力されたロウレベルがインバータ６０によ
って反転されたハイレベルが入力され、Ｐ形ＦＥＴ２
１，２２からなる第２のスイッチ手段２０はＯＦＦとな
る。
Ｄ１，ＶＤＤ２をＶＤＤ１＝１０Ｖ，ＶＤＤ２＝５Ｖと
したときに、先ず出力ポートＰよりＶＤＤ１＝１０Ｖを
出力しようとする。このときには電位判定回路３０から
はロウレベルの信号が出力され、この信号によりＰ形Ｆ
ＥＴ１１，１２からなる第１スイッチ手段１０がＯＮ
し、電源電圧ＶＤＤ１はスイッチ手段１０を通過し、バ
ッファ５０を通して出力ポートＰより出力される。この
とき、Ｐ形ＦＥＴ２１，２２には出力電源電位判定回路
３０により出力されたロウレベルがインバータ６０によ
って反転されたハイレベルが入力され、Ｐ形ＦＥＴ２
１，２２からなる第２のスイッチ手段２０はＯＦＦとな
る。
【０００７】このため、第２のスイッチ手段２０にはＶ
ＤＤ１とＶＤＤ２の電位差が印加されることになるが、
第２のスイッチ手段２０にはドレイン側にサブストレー
トを持つＰ形ＦＥＴ２２が存在しているため、ソース側
にサブストレートを持つＰ形ＦＥＴ２１に対してＶＤＤ
１とＶＤＤ２の差電位による逆電圧がサブストレートに
対して印加されることが防止され、Ｐ形ＦＥＴ２１にお
ける逆電流を防止する。これにより、出力ポートＰから
はＶＤＤ１＝１０Ｖの電源電位が安定に出力される。
ＤＤ１とＶＤＤ２の電位差が印加されることになるが、
第２のスイッチ手段２０にはドレイン側にサブストレー
トを持つＰ形ＦＥＴ２２が存在しているため、ソース側
にサブストレートを持つＰ形ＦＥＴ２１に対してＶＤＤ
１とＶＤＤ２の差電位による逆電圧がサブストレートに
対して印加されることが防止され、Ｐ形ＦＥＴ２１にお
ける逆電流を防止する。これにより、出力ポートＰから
はＶＤＤ１＝１０Ｖの電源電位が安定に出力される。
【０００８】また、電源電圧ＶＤＤ１，ＶＤＤ２を前記
とは逆に、ＶＤＤ１＝５Ｖ，ＶＤＤ２＝１０Ｖとし、出
力ポートよりＶＤＤ１＝５Ｖを出力しようとしたときに
は、電位判定回路３０は出力が逆になるように構成す
る。このため、電位判定回路３０からはロウレベルが出
力され、Ｐ形ＦＥＴ１１，１２からなる第１のスイッチ
手段１０がＯＮして電源電圧ＶＤＤ１は第１のスイッチ
手段１０を通過し、バッファ５０の電源電圧となり出力
ポートＰより出力される。
とは逆に、ＶＤＤ１＝５Ｖ，ＶＤＤ２＝１０Ｖとし、出
力ポートよりＶＤＤ１＝５Ｖを出力しようとしたときに
は、電位判定回路３０は出力が逆になるように構成す
る。このため、電位判定回路３０からはロウレベルが出
力され、Ｐ形ＦＥＴ１１，１２からなる第１のスイッチ
手段１０がＯＮして電源電圧ＶＤＤ１は第１のスイッチ
手段１０を通過し、バッファ５０の電源電圧となり出力
ポートＰより出力される。
【０００９】このとき、Ｐ形ＦＥＴ２１，２２には電位
判定回路３０により出力されたロウレベルがインバータ
６０よりハイレベルとして入力されるためスイッチ手段
２０はＯＦＦとなる。そして、このスイッチ手段２０に
おいては、ソース側にサブストレートを持つＰ形ＦＥＴ
２１を有することにより、ドレイン側にサブストレート
を持つＰ形ＦＥＴ２２への漏れ電流を防ぎ、出力ポート
からＶＤＤ１＝５Ｖの電源電位を安定に出力することが
できる。
判定回路３０により出力されたロウレベルがインバータ
６０よりハイレベルとして入力されるためスイッチ手段
２０はＯＦＦとなる。そして、このスイッチ手段２０に
おいては、ソース側にサブストレートを持つＰ形ＦＥＴ
２１を有することにより、ドレイン側にサブストレート
を持つＰ形ＦＥＴ２２への漏れ電流を防ぎ、出力ポート
からＶＤＤ１＝５Ｖの電源電位を安定に出力することが
できる。
【００１０】
【発明の効果】以上説明したように本発明は、スイッチ
手段を、ソース側にサブストレートを持つトランジスタ
と、ドレイン側にサブストレートを持つトランジスタと
を縦続接続しているので、オフ状態にあるスイッチ手段
に電圧が印加された場合でも、トランジスタがサブスト
レートに対して逆バイアス状態となることが防止でき、
当該トランジスタの破壊を防止すると共に、漏れ電流に
よる出力電圧の変動を防止して安定な電圧を出力するこ
とができる効果がある。
手段を、ソース側にサブストレートを持つトランジスタ
と、ドレイン側にサブストレートを持つトランジスタと
を縦続接続しているので、オフ状態にあるスイッチ手段
に電圧が印加された場合でも、トランジスタがサブスト
レートに対して逆バイアス状態となることが防止でき、
当該トランジスタの破壊を防止すると共に、漏れ電流に
よる出力電圧の変動を防止して安定な電圧を出力するこ
とができる効果がある。
【図１】本発明の出力ポート回路の一実施例の回路図で
ある。
ある。
【図２】現在検討されている出力ポート回路の一例の回
路図である。
路図である。
１０ 第１のスイッチ手段 １１ ソース側にサブストレートを持つＰ形ＦＥＴ １２ ドレイン側にサブストレートを持つＰ形ＦＥＴ ２０ 第２のスイッチ手段 ２１ ソース側にサブストレートを持つＰ形ＦＥＴ ２２ ドレイン側にサブストレートを持つＰ形ＦＥＴ ３０ 電位判定回路 ４０ データ ５０ バッファ ６０ インバータ
Claims (1)
- 【請求項１】 異なる２つの電圧源と、これらの電圧源
と出力ポートとの間にそれぞれ介挿されるスイッチ手段
と、前記２つの電圧源の電位差に応じて前記各スイッチ
手段を選択的にオンさせる信号を出力する電位判定回路
とを備え、前記各スイッチ手段はサブストレートをソー
ス側に持つトランジスタと、サブストレートをドレイン
側に持つトランジスタとを縦続接続した構成としたこと
を特徴とする出力ポート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337888A JP3031090B2 (ja) | 1992-11-26 | 1992-11-26 | 出力ポート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337888A JP3031090B2 (ja) | 1992-11-26 | 1992-11-26 | 出力ポート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164363A true JPH06164363A (ja) | 1994-06-10 |
| JP3031090B2 JP3031090B2 (ja) | 2000-04-10 |
Family
ID=18312947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337888A Expired - Lifetime JP3031090B2 (ja) | 1992-11-26 | 1992-11-26 | 出力ポート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031090B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174311A (ja) * | 2005-12-22 | 2007-07-05 | Sanyo Electric Co Ltd | 電圧選択回路 |
-
1992
- 1992-11-26 JP JP4337888A patent/JP3031090B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174311A (ja) * | 2005-12-22 | 2007-07-05 | Sanyo Electric Co Ltd | 電圧選択回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3031090B2 (ja) | 2000-04-10 |
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