JPH06164317A - 等化回路および等化方法 - Google Patents
等化回路および等化方法Info
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- JPH06164317A JPH06164317A JP33526092A JP33526092A JPH06164317A JP H06164317 A JPH06164317 A JP H06164317A JP 33526092 A JP33526092 A JP 33526092A JP 33526092 A JP33526092 A JP 33526092A JP H06164317 A JPH06164317 A JP H06164317A
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Abstract
(57)【要約】
【目的】ＷＯディスク再生において、Ｓ／Ｎの劣化、周
波数特性や波形歪みを改善できる等化回路および等化方
法を実現する。 【構成】出力端が終端されず、かつ抵抗素子ＲMMにより
不整合化された遅延線２に入力信号を入力させて、出力
端で反射された信号を入力側でさらに反射させることに
より遅延線の遅延量の２倍以上に遅延した信号を発生さ
せ、可変加算アンプ３で遅延線への入力信号と反射され
た信号との加算信号と、遅延線で遅延作用を受け出力端
からそのまま出力された入力信号とを加算することによ
り、従来と同一の遅延線を用いた場合にも、ＷＯディス
ク再生において両側波の直線減衰性を得る。
波数特性や波形歪みを改善できる等化回路および等化方
法を実現する。 【構成】出力端が終端されず、かつ抵抗素子ＲMMにより
不整合化された遅延線２に入力信号を入力させて、出力
端で反射された信号を入力側でさらに反射させることに
より遅延線の遅延量の２倍以上に遅延した信号を発生さ
せ、可変加算アンプ３で遅延線への入力信号と反射され
た信号との加算信号と、遅延線で遅延作用を受け出力端
からそのまま出力された入力信号とを加算することによ
り、従来と同一の遅延線を用いた場合にも、ＷＯディス
ク再生において両側波の直線減衰性を得る。
Description
【０００１】
【産業上の利用分野】本発明は、追記型（ＷＯ;Write O
nce)光ディスク装置などの再生系に用いられる等化回路
および等化方法に関するものである。
nce)光ディスク装置などの再生系に用いられる等化回路
および等化方法に関するものである。
【０００２】
【従来の技術】図７は、ＲＯＭ光ディスク装置などの再
生系に適用される余弦等化回路（以下、コサインイコラ
イザという）の構成例を示す回路図である。図７におい
て、１はバッファアンプ、２は遅延量ｔd 、たとえば２
８ナノ秒（ｎｓ）の遅延線、３は可変加算アンプ、Ｒ0
〜Ｒ4 は抵抗素子、Ｑ1 はｐｎｐ型トランジスタ、Ｃ1
はコンデンサをそれぞれ示している。
生系に適用される余弦等化回路（以下、コサインイコラ
イザという）の構成例を示す回路図である。図７におい
て、１はバッファアンプ、２は遅延量ｔd 、たとえば２
８ナノ秒（ｎｓ）の遅延線、３は可変加算アンプ、Ｒ0
〜Ｒ4 は抵抗素子、Ｑ1 はｐｎｐ型トランジスタ、Ｃ1
はコンデンサをそれぞれ示している。
【０００３】このような構成において、図示しない光ピ
ックアップなどにより得られた再生ＲＦ信号は、バッフ
ァアンプ１、さらに整合インピーダンス素子としての抵
抗素子Ｒ0 を介して遅延線２に入力される。この遅延線
２は、整合インピーダンスにより駆動され、出力端は終
端されず開放され、次段とのインピーダンスのマッチン
グをしていないため、遅延線２に入力したＲＦ信号は、
その一部は出力端から遅延量ｔd をもって遅延された信
号として出力され、可変加算アンプ３の入力端子ＩＮ2
に入力される。また、遅延線２に入力したＲＦ信号の他
の一部は、出力端で反射され、遅延量２ｔd の遅延作用
を受ける。したがって、遅延線２の入力Ａには、遅延量
ｔd ＝０の入力ＲＦ信号と遅延量２ｔd をもって遅延さ
れた信号とが加算されたものが現れる。この加算信号
は、コンデンサＣ1 を介して可変加算アンプ３の入力端
子ＩＮ1 に入力される。
ックアップなどにより得られた再生ＲＦ信号は、バッフ
ァアンプ１、さらに整合インピーダンス素子としての抵
抗素子Ｒ0 を介して遅延線２に入力される。この遅延線
２は、整合インピーダンスにより駆動され、出力端は終
端されず開放され、次段とのインピーダンスのマッチン
グをしていないため、遅延線２に入力したＲＦ信号は、
その一部は出力端から遅延量ｔd をもって遅延された信
号として出力され、可変加算アンプ３の入力端子ＩＮ2
に入力される。また、遅延線２に入力したＲＦ信号の他
の一部は、出力端で反射され、遅延量２ｔd の遅延作用
を受ける。したがって、遅延線２の入力Ａには、遅延量
ｔd ＝０の入力ＲＦ信号と遅延量２ｔd をもって遅延さ
れた信号とが加算されたものが現れる。この加算信号
は、コンデンサＣ1 を介して可変加算アンプ３の入力端
子ＩＮ1 に入力される。
【０００４】可変加算アンプ３では、制御信号ＣＴＬの
制御の下、入力端子ＩＮ1 とＩＮ2とに入力した信号が
合成加算され、等化出力信号ＲＦEQとして出力される。
制御の下、入力端子ＩＮ1 とＩＮ2とに入力した信号が
合成加算され、等化出力信号ＲＦEQとして出力される。
【０００５】
【発明が解決しようとする課題】上述したようなコサイ
ンイコライザを、ＲＯＭ光ディスク装置の再生系に適用
した場合には、いわゆるＦ特や波形歪みを発生すること
なく良好に等化機能を発揮する。しかしながら、ＷＯ光
ディスク装置の再生系に上述したコサインイコライザを
適用した場合、図８に示すように、ＷＯディスク再生で
はＲＯＭディスク再生に比べ高域減衰が大きく、キャリ
アレベルで約６ｄＢの劣化があるため、いわゆるＲＦノ
イズスペクトラム平坦でのＦＭ復調では、ビデオＦ特が
約６ｄＢアップし、また波形歪みなどの弊害が発生す
る。
ンイコライザを、ＲＯＭ光ディスク装置の再生系に適用
した場合には、いわゆるＦ特や波形歪みを発生すること
なく良好に等化機能を発揮する。しかしながら、ＷＯ光
ディスク装置の再生系に上述したコサインイコライザを
適用した場合、図８に示すように、ＷＯディスク再生で
はＲＯＭディスク再生に比べ高域減衰が大きく、キャリ
アレベルで約６ｄＢの劣化があるため、いわゆるＲＦノ
イズスペクトラム平坦でのＦＭ復調では、ビデオＦ特が
約６ｄＢアップし、また波形歪みなどの弊害が発生す
る。
【０００６】再生イコライザとして、ｆ0 を２ｆc とし
たコサインイコライザを用いれば、Ｆ特や波形歪みなし
に復調できるが、ノイズを強調することになるため、Ｓ
／Ｎが劣化する。また、従来から用いられているコサイ
ンイコライザで強引に調整すると、減衰カーブが異なる
ため、中域上がりか高域落ちとなり、ビデオＦ特や波形
歪みを生じる。
たコサインイコライザを用いれば、Ｆ特や波形歪みなし
に復調できるが、ノイズを強調することになるため、Ｓ
／Ｎが劣化する。また、従来から用いられているコサイ
ンイコライザで強引に調整すると、減衰カーブが異なる
ため、中域上がりか高域落ちとなり、ビデオＦ特や波形
歪みを生じる。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、Ｓ／Ｎの劣化、周波数特性や波
形歪みを改善できる等化回路および等化方法を提供する
ことにある。
のであり、その目的は、Ｓ／Ｎの劣化、周波数特性や波
形歪みを改善できる等化回路および等化方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の等化回路では、出力端が終端されていない
遅延線と、遅延線の入力側に配置され、遅延線を不整合
化する手段と、遅延線への入力信号と遅延線の出力端で
反射された信号との加算信号と、遅延線で遅延作用を受
け出力端から出力された信号とを加算する手段とを有す
るようにした。
め、本発明の等化回路では、出力端が終端されていない
遅延線と、遅延線の入力側に配置され、遅延線を不整合
化する手段と、遅延線への入力信号と遅延線の出力端で
反射された信号との加算信号と、遅延線で遅延作用を受
け出力端から出力された信号とを加算する手段とを有す
るようにした。
【０００９】本発明の等化方法では、出力端が終端され
ず、かつ不整合化された遅延線に入力信号を入力させ
て、出力端で反射された信号を入力側でさらに反射させ
ることにより遅延線の遅延量の２倍以上に遅延した信号
を発生させ、遅延線への入力信号と反射された信号との
加算信号と、遅延線で遅延作用を受け出力端から出力さ
れた入力信号とを加算するようにした。
ず、かつ不整合化された遅延線に入力信号を入力させ
て、出力端で反射された信号を入力側でさらに反射させ
ることにより遅延線の遅延量の２倍以上に遅延した信号
を発生させ、遅延線への入力信号と反射された信号との
加算信号と、遅延線で遅延作用を受け出力端から出力さ
れた入力信号とを加算するようにした。
【００１０】本発明の等化回路では、出力端が終端され
ていない遅延線と、遅延線の入力側に配置され、遅延線
を整合化する手段と、遅延線への入力信号と遅延線の出
力端で反射された信号との加算信号と、遅延線で遅延作
用を受け出力端から出力された信号とを加算する手段と
を備えた第１の回路と、出力端が終端されず、かつ、上
記第１の回路の遅延線の遅延量の所定倍の遅延量をもつ
遅延線と、遅延線の入力側に配置され遅延線を整合化す
る手段と、遅延線への入力信号と遅延線の出力端で反射
された信号との加算信号と、遅延線で遅延作用を受け出
力端から出力された信号とを加算する手段とを備えた第
２の回路とを有し、上記第１の回路と上記第２の回路と
を縦続接続した。
ていない遅延線と、遅延線の入力側に配置され、遅延線
を整合化する手段と、遅延線への入力信号と遅延線の出
力端で反射された信号との加算信号と、遅延線で遅延作
用を受け出力端から出力された信号とを加算する手段と
を備えた第１の回路と、出力端が終端されず、かつ、上
記第１の回路の遅延線の遅延量の所定倍の遅延量をもつ
遅延線と、遅延線の入力側に配置され遅延線を整合化す
る手段と、遅延線への入力信号と遅延線の出力端で反射
された信号との加算信号と、遅延線で遅延作用を受け出
力端から出力された信号とを加算する手段とを備えた第
２の回路とを有し、上記第１の回路と上記第２の回路と
を縦続接続した。
【００１１】本発明の等化回路では、上記第２の回路の
遅延線の遅延量を、第１の回路の遅延線の遅延量の２倍
に設定した。
遅延線の遅延量を、第１の回路の遅延線の遅延量の２倍
に設定した。
【００１２】本発明の等化回路では、出力端が終端され
ていないセンタタップ付き遅延線と、遅延線の入力側に
配置され、遅延線を整合化する手段と、遅延線への入力
信号と遅延線の出力端で反射され入力端から出力された
信号との加算信号と、遅延線で遅延作用を受けセンタタ
ップから出力された信号と遅延線の出力端で反射されセ
ンタタップから出力された信号との加算信号と、遅延線
で遅延作用を受け出力端から出力された信号とを加算す
る手段とを有するようにした。
ていないセンタタップ付き遅延線と、遅延線の入力側に
配置され、遅延線を整合化する手段と、遅延線への入力
信号と遅延線の出力端で反射され入力端から出力された
信号との加算信号と、遅延線で遅延作用を受けセンタタ
ップから出力された信号と遅延線の出力端で反射されセ
ンタタップから出力された信号との加算信号と、遅延線
で遅延作用を受け出力端から出力された信号とを加算す
る手段とを有するようにした。
【００１３】本発明の等化回路では、上記遅延線は、Ｆ
Ｍセンタキャリアの１／２に遅延時間をセンタタップと
して持つようにした。
Ｍセンタキャリアの１／２に遅延時間をセンタタップと
して持つようにした。
【００１４】
【作用】本発明の等化回路によれば、遅延線に入力され
た信号は、その一部が遅延作用を受けた後、出力端から
そのまま出力され加算手段に入力される。入力信号の他
の一部は、出力端で反射され、２倍の遅延量をもって遅
延されて出力側に現れるが、不整合手段により再度反射
され、出力端側に向かう。出力端に到達した信号の一部
は、再度反射されて入力側に向かう。これにより、４倍
の遅延量をもって遅延された信号が入力側に現れる。し
たがって、遅延線の入力には、遅延量０の入力信号と２
倍以上の遅延量をもって遅延された信号とが加算された
ものが現れる。この加算信号は、加算手段に入力され
る。加算手段では、入力された遅延線への入力信号と遅
延線の出力端で反射された信号との加算信号と、遅延線
で遅延作用を受け出力端から出力された信号とが加算さ
れ、等化出力信号として出力される。
た信号は、その一部が遅延作用を受けた後、出力端から
そのまま出力され加算手段に入力される。入力信号の他
の一部は、出力端で反射され、２倍の遅延量をもって遅
延されて出力側に現れるが、不整合手段により再度反射
され、出力端側に向かう。出力端に到達した信号の一部
は、再度反射されて入力側に向かう。これにより、４倍
の遅延量をもって遅延された信号が入力側に現れる。し
たがって、遅延線の入力には、遅延量０の入力信号と２
倍以上の遅延量をもって遅延された信号とが加算された
ものが現れる。この加算信号は、加算手段に入力され
る。加算手段では、入力された遅延線への入力信号と遅
延線の出力端で反射された信号との加算信号と、遅延線
で遅延作用を受け出力端から出力された信号とが加算さ
れ、等化出力信号として出力される。
【００１５】本発明によれば、出力端が終端されず、か
つ不整合化された遅延線に入力信号が入力される。これ
により、入力信号は出力端で反射され、さらに入力側で
反射され、遅延線の遅延量の２倍以上に遅延した信号が
発生される。そして、遅延線への入力信号と反射された
信号との加算信号と、遅延線で遅延作用を受け出力端か
ら出力された入力信号とが加算されて、等化処理が行わ
れる。
つ不整合化された遅延線に入力信号が入力される。これ
により、入力信号は出力端で反射され、さらに入力側で
反射され、遅延線の遅延量の２倍以上に遅延した信号が
発生される。そして、遅延線への入力信号と反射された
信号との加算信号と、遅延線で遅延作用を受け出力端か
ら出力された入力信号とが加算されて、等化処理が行わ
れる。
【００１６】本発明の等化回路によれば、第１の回路の
遅延線に入力された信号は、その一部が遅延作用を受け
た後、出力端からそのまま出力され加算手段に入力され
る。入力信号の他の一部は、出力端で反射され、２倍の
遅延量をもって遅延されて出力側に現れる。したがっ
て、遅延線の入力には、遅延量０の入力信号と２倍の遅
延量をもって遅延された信号とが加算されたものが現れ
る。この加算信号は、加算手段に入力される。加算手段
では、入力された遅延線への入力信号と遅延線の出力端
で反射された信号との加算信号と、遅延線で遅延作用を
受け出力端から出力された信号とが加算され、第２の回
路に出力される。
遅延線に入力された信号は、その一部が遅延作用を受け
た後、出力端からそのまま出力され加算手段に入力され
る。入力信号の他の一部は、出力端で反射され、２倍の
遅延量をもって遅延されて出力側に現れる。したがっ
て、遅延線の入力には、遅延量０の入力信号と２倍の遅
延量をもって遅延された信号とが加算されたものが現れ
る。この加算信号は、加算手段に入力される。加算手段
では、入力された遅延線への入力信号と遅延線の出力端
で反射された信号との加算信号と、遅延線で遅延作用を
受け出力端から出力された信号とが加算され、第２の回
路に出力される。
【００１７】第２の回路に入力した信号は遅延線に入力
され、その一部が遅延作用を受けた後、出力端からその
まま出力され加算手段に入力される。入力信号の他の一
部は、出力端で反射され、２倍の遅延量をもって遅延さ
れて出力側に現れる。但し、第２の回路の遅延線の遅延
量は、第１の回路の遅延線の所定倍、たとえば２倍に設
定されている。したがって、第２の回路の遅延線の入力
には、遅延量０の入力信号と２倍の遅延量をもって遅延
された信号とが加算されたものが現れる。この加算信号
は、加算手段に入力される。加算手段では、入力された
遅延線への入力信号と遅延線の出力端で反射された信号
との加算信号と、遅延線で遅延作用を受け出力端から出
力された信号とが加算され、等化出力信号として出力さ
れる。
され、その一部が遅延作用を受けた後、出力端からその
まま出力され加算手段に入力される。入力信号の他の一
部は、出力端で反射され、２倍の遅延量をもって遅延さ
れて出力側に現れる。但し、第２の回路の遅延線の遅延
量は、第１の回路の遅延線の所定倍、たとえば２倍に設
定されている。したがって、第２の回路の遅延線の入力
には、遅延量０の入力信号と２倍の遅延量をもって遅延
された信号とが加算されたものが現れる。この加算信号
は、加算手段に入力される。加算手段では、入力された
遅延線への入力信号と遅延線の出力端で反射された信号
との加算信号と、遅延線で遅延作用を受け出力端から出
力された信号とが加算され、等化出力信号として出力さ
れる。
【００１８】本発明の等化回路によれば、出力端が終端
されていない、たとえばＦＭセンタキャリアの１／２に
遅延時間をセンタタップとして持つセンタタップ付き遅
延線に信号が入力され、センタタップからは、遅延線の
半分の遅延量をもって遅延された信号および出力端で反
射され遅延線の遅延量ｔd の (3/2)倍の遅延量ｔd をも
って遅延された信号との加算信号が現れる。また、入力
側には、遅延量０の入力信号と、２倍の遅延量２ｔd を
もって遅延された信号との加算信号が現れる。また、遅
延線の出力端からは、遅延線の遅延量ｔd をもって遅延
された信号が出力される。加算手段では、これらの信号
が加算され、等化出力信号として出力される。
されていない、たとえばＦＭセンタキャリアの１／２に
遅延時間をセンタタップとして持つセンタタップ付き遅
延線に信号が入力され、センタタップからは、遅延線の
半分の遅延量をもって遅延された信号および出力端で反
射され遅延線の遅延量ｔd の (3/2)倍の遅延量ｔd をも
って遅延された信号との加算信号が現れる。また、入力
側には、遅延量０の入力信号と、２倍の遅延量２ｔd を
もって遅延された信号との加算信号が現れる。また、遅
延線の出力端からは、遅延線の遅延量ｔd をもって遅延
された信号が出力される。加算手段では、これらの信号
が加算され、等化出力信号として出力される。
【００１９】
【実施例１】図１は、本発明に係る等化回路の第１の実
施例を示す回路図であって、従来例を示す図７と同一構
成部分は同一符号をもって表す。すなわち、１はバッフ
ァアンプ、２は遅延量ｔd 、たとえば２８ナノ秒（ｎ
ｓ）の遅延線、３は可変加算アンプ、Ｒ1 〜Ｒ4 は抵抗
素子、Ｑ1 はｐｎｐ型トランジスタ、Ｃ1 はコンデン
サ、ＲMMは不整合インピーダンス素子としての抵抗素子
をそれぞれ示している。
施例を示す回路図であって、従来例を示す図７と同一構
成部分は同一符号をもって表す。すなわち、１はバッフ
ァアンプ、２は遅延量ｔd 、たとえば２８ナノ秒（ｎ
ｓ）の遅延線、３は可変加算アンプ、Ｒ1 〜Ｒ4 は抵抗
素子、Ｑ1 はｐｎｐ型トランジスタ、Ｃ1 はコンデン
サ、ＲMMは不整合インピーダンス素子としての抵抗素子
をそれぞれ示している。
【００２０】抵抗素子ＲMMは、その抵抗値が、従来用い
られていた整合インピーダンス素子としての抵抗素子Ｒ
0 の抵抗値を、たとえば１００Ωとした場合、これに対
して１５％程度大きくした、たとえば１１５Ωに設定さ
れる。換言すれば、整合比を１５％変化させた値に設定
されている。すなわち、係数不整合を行い、遅延線２に
より従来の遅延量２ｔd の２倍以上の遅延量４ｔd の信
号を発生するように構成されている。
られていた整合インピーダンス素子としての抵抗素子Ｒ
0 の抵抗値を、たとえば１００Ωとした場合、これに対
して１５％程度大きくした、たとえば１１５Ωに設定さ
れる。換言すれば、整合比を１５％変化させた値に設定
されている。すなわち、係数不整合を行い、遅延線２に
より従来の遅延量２ｔd の２倍以上の遅延量４ｔd の信
号を発生するように構成されている。
【００２１】図２は、整合抵抗の整合比を(+) ２０％〜
(-) ２０％まで可変したときの周波数振幅特性と周波数
群遅延特性を示すグラフである。図２からわかるよう
に、整合抵抗を約１５％にすれば、(1/2) ｆc での減衰
が約１．５ｄＢとなり所要の特性となる。この場合の群
遅延特性をみると、変化分は５ｎｓ程度であり問題とは
ならない。
(-) ２０％まで可変したときの周波数振幅特性と周波数
群遅延特性を示すグラフである。図２からわかるよう
に、整合抵抗を約１５％にすれば、(1/2) ｆc での減衰
が約１．５ｄＢとなり所要の特性となる。この場合の群
遅延特性をみると、変化分は５ｎｓ程度であり問題とは
ならない。
【００２２】次に、上記構成による動作を説明する。図
示しない光ピックアップなどにより得られた再生ＲＦ信
号は、バッファアンプ１、さらに不整合インピーダンス
素子としての抵抗素子ＲMMを介して遅延線２に入力され
る。
示しない光ピックアップなどにより得られた再生ＲＦ信
号は、バッファアンプ１、さらに不整合インピーダンス
素子としての抵抗素子ＲMMを介して遅延線２に入力され
る。
【００２３】遅延線２は、不整合インピーダンスにより
駆動され、遅延線２に入力したＲＦ信号は、その一部は
出力端から遅延量ｔd をもって遅延された信号として出
力され、可変加算アンプ３の入力端子ＩＮ2 に入力され
る。また、遅延線２に入力したＲＦ信号の他の一部は、
出力端で反射され、遅延量２ｔd の遅延作用を受ける。
この反射信号は、再び抵抗素子ＲMMに戻るが、抵抗素子
MMは整合がとれていないため、再び反射され、遅延線２
の出力端に向かって伝搬される。遅延線２の出力端に向
かった信号は、出力端で再度反射されて入力端に向かっ
て伝搬される。これにより、遅延量４ｔd をもって遅延
された信号が発生される。したがって、遅延線２の入力
Ａには、遅延量ｔd ＝０（２ｔd ）のＲＦ信号と遅延量
４ｔd をもって遅延された信号とが加算されたものが現
れる。この加算信号は、コンデンサＣ1 を介して可変加
算アンプ３の入力端子ＩＮ1 に入力される。
駆動され、遅延線２に入力したＲＦ信号は、その一部は
出力端から遅延量ｔd をもって遅延された信号として出
力され、可変加算アンプ３の入力端子ＩＮ2 に入力され
る。また、遅延線２に入力したＲＦ信号の他の一部は、
出力端で反射され、遅延量２ｔd の遅延作用を受ける。
この反射信号は、再び抵抗素子ＲMMに戻るが、抵抗素子
MMは整合がとれていないため、再び反射され、遅延線２
の出力端に向かって伝搬される。遅延線２の出力端に向
かった信号は、出力端で再度反射されて入力端に向かっ
て伝搬される。これにより、遅延量４ｔd をもって遅延
された信号が発生される。したがって、遅延線２の入力
Ａには、遅延量ｔd ＝０（２ｔd ）のＲＦ信号と遅延量
４ｔd をもって遅延された信号とが加算されたものが現
れる。この加算信号は、コンデンサＣ1 を介して可変加
算アンプ３の入力端子ＩＮ1 に入力される。
【００２４】可変加算アンプ３では、制御信号ＣＴＬの
制御の下、入力端子ＩＮ1 とＩＮ2とに入力した信号が
合成加算され、等化出力信号ＲＦEQとして出力される。
制御の下、入力端子ＩＮ1 とＩＮ2とに入力した信号が
合成加算され、等化出力信号ＲＦEQとして出力される。
【００２５】以上説明したように、本実施例によれば、
遅延線２を不整合化して用いているので、従来と同様の
遅延量２８ｎｓの遅延線を適用しても２倍以上の遅延量
を得ることができる。したがって、従来と同一の遅延線
を用いても、ＷＯディスク再生において両側波の直線減
衰性が得られ、周波数振幅特性や周波数位相特性を、必
要帯域の３０ＭＨｚまで十分確保することができ、ビデ
オＦ特や波形歪みの発生、Ｓ／Ｎの劣化を抑制し、最適
な等化処理を行うことができる。不整合インピーダンス
素子としての抵抗素子ＲMMの抵抗値を、不整合化可能な
値に設定するだけで、ＷＯディスク再生においても良好
な等化処理を実現できるので、回路規模、基板面積、コ
ストなどの増大を招くこともない。
遅延線２を不整合化して用いているので、従来と同様の
遅延量２８ｎｓの遅延線を適用しても２倍以上の遅延量
を得ることができる。したがって、従来と同一の遅延線
を用いても、ＷＯディスク再生において両側波の直線減
衰性が得られ、周波数振幅特性や周波数位相特性を、必
要帯域の３０ＭＨｚまで十分確保することができ、ビデ
オＦ特や波形歪みの発生、Ｓ／Ｎの劣化を抑制し、最適
な等化処理を行うことができる。不整合インピーダンス
素子としての抵抗素子ＲMMの抵抗値を、不整合化可能な
値に設定するだけで、ＷＯディスク再生においても良好
な等化処理を実現できるので、回路規模、基板面積、コ
ストなどの増大を招くこともない。
【００２６】なお、本実施例では、不整合インピーダン
ス素子としての抵抗素子ＲMMの抵抗値を従来の整合抵抗
値１００Ωに対して１５％変化させた１１５Ωに設定し
た例について説明したが、これに限定されるものでない
ことは勿論である。すなわち、補償したい量の不整合係
数を掛けた抵抗素子ＲMMで遅延線２をドライブすれば、
直線下降減衰カーブを得ることができる。
ス素子としての抵抗素子ＲMMの抵抗値を従来の整合抵抗
値１００Ωに対して１５％変化させた１１５Ωに設定し
た例について説明したが、これに限定されるものでない
ことは勿論である。すなわち、補償したい量の不整合係
数を掛けた抵抗素子ＲMMで遅延線２をドライブすれば、
直線下降減衰カーブを得ることができる。
【００２７】
【実施例２】図３は、本発明に係る等化回路の第２の実
施例を示す回路図である。本実施例が上記実施例１と異
なる点は、ｆ0 をｆc と(1/2) ｆc にもつ２つのコサイ
ンイコライザを縦続接続することにより、実施例１と同
様に、直線下降減衰カーブを得、ビデオＦ特や波形歪み
の発生、Ｓ／Ｎの劣化を抑制し、最適な等化処理を可能
なように構成したことにある。
施例を示す回路図である。本実施例が上記実施例１と異
なる点は、ｆ0 をｆc と(1/2) ｆc にもつ２つのコサイ
ンイコライザを縦続接続することにより、実施例１と同
様に、直線下降減衰カーブを得、ビデオＦ特や波形歪み
の発生、Ｓ／Ｎの劣化を抑制し、最適な等化処理を可能
なように構成したことにある。
【００２８】図３において、ＥＱ１は第１のコサインイ
コライザ、ＥＱ２は第２のコサインイコライザをそれぞ
れ示している。第１のコサインイコライザＥＱ１は、従
来例を示す図７と同一構成のコサインイコライザから構
成されている。すなわち、１はバッファアンプ、２は遅
延量ｔd 、たとえば２８ナノ秒（ｎｓ）の遅延線、３は
可変加算アンプ、Ｒ0 〜Ｒ4 は抵抗素子、Ｑ1 はｐｎｐ
型トランジスタ、Ｃ1 はコンデンサをそれぞれ示してお
り、抵抗素子Ｒ0 は整合インピーダンス素子としての機
能を有している。
コライザ、ＥＱ２は第２のコサインイコライザをそれぞ
れ示している。第１のコサインイコライザＥＱ１は、従
来例を示す図７と同一構成のコサインイコライザから構
成されている。すなわち、１はバッファアンプ、２は遅
延量ｔd 、たとえば２８ナノ秒（ｎｓ）の遅延線、３は
可変加算アンプ、Ｒ0 〜Ｒ4 は抵抗素子、Ｑ1 はｐｎｐ
型トランジスタ、Ｃ1 はコンデンサをそれぞれ示してお
り、抵抗素子Ｒ0 は整合インピーダンス素子としての機
能を有している。
【００２９】したがって、第１のコサインイコライザＥ
Ｑ１の遅延線２の入力Ａには、遅延量ｔd ＝０の入力Ｒ
Ｆ信号と遅延量２ｔd をもって遅延された信号とが加算
されたものが現れ、この加算信号が、コンデンサＣ1 を
介して可変加算アンプ３の入力端子ＩＮ1 に入力され
る。可変加算アンプ３では、制御信号ＣＴＬの制御の
下、入力端子ＩＮ1 に入力された遅延量が０，２ｔd の
合成信号とＩＮ2 に入力された遅延量ｔd の遅延作用を
受けた信号とが合成加算され、等化出力信号として、次
段の第２のコサインイコライザＥＱ２に出力される。
Ｑ１の遅延線２の入力Ａには、遅延量ｔd ＝０の入力Ｒ
Ｆ信号と遅延量２ｔd をもって遅延された信号とが加算
されたものが現れ、この加算信号が、コンデンサＣ1 を
介して可変加算アンプ３の入力端子ＩＮ1 に入力され
る。可変加算アンプ３では、制御信号ＣＴＬの制御の
下、入力端子ＩＮ1 に入力された遅延量が０，２ｔd の
合成信号とＩＮ2 に入力された遅延量ｔd の遅延作用を
受けた信号とが合成加算され、等化出力信号として、次
段の第２のコサインイコライザＥＱ２に出力される。
【００３０】第２のコサインイコライザＥＱ２は、第１
のコサインイコライザＥＱ１とほぼ同様の構成を有する
が、遅延線２−２の遅延量は、第１のコサインイコライ
ザＥＱ１の遅延線２の２倍の５６ｎｓに設定されてい
る。この第２のコサインイコライザＥＱ２における動作
も、第１のコサインイコライザＥＱ１の動作と同様であ
り、制御信号ＣＴＬにより加算比が所定の値に制御され
た可変加算アンプ３から等化出力信号ＲＦEQが出力され
る。
のコサインイコライザＥＱ１とほぼ同様の構成を有する
が、遅延線２−２の遅延量は、第１のコサインイコライ
ザＥＱ１の遅延線２の２倍の５６ｎｓに設定されてい
る。この第２のコサインイコライザＥＱ２における動作
も、第１のコサインイコライザＥＱ１の動作と同様であ
り、制御信号ＣＴＬにより加算比が所定の値に制御され
た可変加算アンプ３から等化出力信号ＲＦEQが出力され
る。
【００３１】図４は、図３のような構成で、振幅特性８
ｄＢでｆ0 （３０ＭＨｚ）のコサインイコライザ（ＥＱ
２）と、振幅特性１．５ｄＢの(1/2) ｆ0 （１５ＭＨ
ｚ）のコサインイコライザ（ＥＱ１）とその合成振幅特
性ＥＱ12を示すグラフである。図４からわかるように、
ｆ0 と(1/2) ｆ0 のコサインイコライザを多段に縦続接
続することにより、図中破線で示すように、直線下降特
性をもった等化回路を実現できる。
ｄＢでｆ0 （３０ＭＨｚ）のコサインイコライザ（ＥＱ
２）と、振幅特性１．５ｄＢの(1/2) ｆ0 （１５ＭＨ
ｚ）のコサインイコライザ（ＥＱ１）とその合成振幅特
性ＥＱ12を示すグラフである。図４からわかるように、
ｆ0 と(1/2) ｆ0 のコサインイコライザを多段に縦続接
続することにより、図中破線で示すように、直線下降特
性をもった等化回路を実現できる。
【００３２】このように、本実施例においても、実施例
１と同様に、直線下降減衰カーブを得られ、ビデオＦ特
や波形歪みの発生、Ｓ／Ｎの劣化を抑制し、最適な等化
処理を実現できるという利点がある。
１と同様に、直線下降減衰カーブを得られ、ビデオＦ特
や波形歪みの発生、Ｓ／Ｎの劣化を抑制し、最適な等化
処理を実現できるという利点がある。
【００３３】
【実施例３】図５は、本発明に係る等化回路の第３の実
施例を示す回路図である。本実施例は、上述した実施例
２では、ｆ0 をｆc と(1/2) ｆc にもつコサインイコラ
イザを縦続接続すれば、実施例１と同等の性能を得られ
るが、遅延線が２個必要となるなど、回路規模、基板面
積、コストなどが増大することから、これらの増大を抑
止するために構成されたもので、遅延線としてＦＭセン
タキャリアの１／２の遅延時間をセンタタップに持つセ
ンタタップ付き遅延線を用いている。
施例を示す回路図である。本実施例は、上述した実施例
２では、ｆ0 をｆc と(1/2) ｆc にもつコサインイコラ
イザを縦続接続すれば、実施例１と同等の性能を得られ
るが、遅延線が２個必要となるなど、回路規模、基板面
積、コストなどが増大することから、これらの増大を抑
止するために構成されたもので、遅延線としてＦＭセン
タキャリアの１／２の遅延時間をセンタタップに持つセ
ンタタップ付き遅延線を用いている。
【００３４】すなわち、図３の構成で、第２のコサイン
イコライザＥＱ２と第１のコサインイコライザＥＱ１と
の加算比が一定の場合、電気加算回路を出力端全反射に
よる加算に置き換えることにより図５の構成を実現でき
る。
イコライザＥＱ２と第１のコサインイコライザＥＱ１と
の加算比が一定の場合、電気加算回路を出力端全反射に
よる加算に置き換えることにより図５の構成を実現でき
る。
【００３５】図５においても、図１，図３および図７と
同一構成部分は同一符号をもって表している。すなわ
ち、１はバッファアンプ、３は可変加算アンプ、Ｒ0 〜
Ｒ4 は抵抗素子、４は遅延量５６ｎｓで中間の２８ｎｓ
の部分にセンタタップＣＴが設けられたセンタタップ付
き遅延線、Ｑ1 はｐｎｐ型トランジスタ、Ｑ2 ，Ｑ3 は
ｎｐｎ型トランジスタ、Ｃ1 〜Ｃ3 はコンデンサ、ＶＲ
１は可変抵抗器、Ｒ0 〜Ｒ10は抵抗素子をそれぞれ示し
ており、抵抗素子Ｒ0 は整合インピーダンス素子として
の機能を有している。
同一構成部分は同一符号をもって表している。すなわ
ち、１はバッファアンプ、３は可変加算アンプ、Ｒ0 〜
Ｒ4 は抵抗素子、４は遅延量５６ｎｓで中間の２８ｎｓ
の部分にセンタタップＣＴが設けられたセンタタップ付
き遅延線、Ｑ1 はｐｎｐ型トランジスタ、Ｑ2 ，Ｑ3 は
ｎｐｎ型トランジスタ、Ｃ1 〜Ｃ3 はコンデンサ、ＶＲ
１は可変抵抗器、Ｒ0 〜Ｒ10は抵抗素子をそれぞれ示し
ており、抵抗素子Ｒ0 は整合インピーダンス素子として
の機能を有している。
【００３６】図５において、センタタップ付き遅延線４
の入力Ａはｎｐｎ型トランジスタＱ2 のベースに接続さ
れ、ｎｐｎ型トランジスタＱ2 のコレクタは電源電圧に
接続れ、エミッタは可変抵抗器ＶＲ１および抵抗素子Ｒ
5 にそれぞれ接続されている。抵抗素子Ｒ5 は抵抗素子
Ｒ6 およびコンデンサＣ2 に接続され、抵抗素子Ｒ6は
電源電圧に接続され、コンデンサＣ2 は接地されてい
る。また、可変抵抗器ＶＲ１は抵抗素子Ｒ7 に接続さ
れ、抵抗素子Ｒ7 はｎｐｎ型トランジスタＱ3 のエミッ
タおよび抵抗素子Ｒ9 に接続されている。抵抗素子Ｒ9
は抵抗素子Ｒ10およびコンデンサＣ3 に接続され、抵抗
素子Ｒ10は電源電圧に接続され、コンデンサＣ3 は接地
されている。ｎｐｎ型トランジスタＱ3 のコレクタは抵
抗素子Ｒ8 およびコンデンサＣ1 に接続され、ベースは
遅延線４のセンタタップＣＴに接続され、抵抗素子Ｒ8
は電源電圧に接続されている。
の入力Ａはｎｐｎ型トランジスタＱ2 のベースに接続さ
れ、ｎｐｎ型トランジスタＱ2 のコレクタは電源電圧に
接続れ、エミッタは可変抵抗器ＶＲ１および抵抗素子Ｒ
5 にそれぞれ接続されている。抵抗素子Ｒ5 は抵抗素子
Ｒ6 およびコンデンサＣ2 に接続され、抵抗素子Ｒ6は
電源電圧に接続され、コンデンサＣ2 は接地されてい
る。また、可変抵抗器ＶＲ１は抵抗素子Ｒ7 に接続さ
れ、抵抗素子Ｒ7 はｎｐｎ型トランジスタＱ3 のエミッ
タおよび抵抗素子Ｒ9 に接続されている。抵抗素子Ｒ9
は抵抗素子Ｒ10およびコンデンサＣ3 に接続され、抵抗
素子Ｒ10は電源電圧に接続され、コンデンサＣ3 は接地
されている。ｎｐｎ型トランジスタＱ3 のコレクタは抵
抗素子Ｒ8 およびコンデンサＣ1 に接続され、ベースは
遅延線４のセンタタップＣＴに接続され、抵抗素子Ｒ8
は電源電圧に接続されている。
【００３７】このような構成において、遅延線４の入力
ピンＰ1 （入力Ａ）には、遅延量０の信号と遅延量４×
２８ｎｓをもって遅延された信号とを加算した信号が現
れる。遅延線４のセンタピンＰ2 には、遅延量２８ｎｓ
をもって遅延された信号と遅延量３×２８ｎｓをもって
遅延された信号とを加算した信号が現れる。さらに、遅
延線４の出力ピンＰ3 には、遅延量２×２８ｎｓ遅延さ
れた信号が現れる。これらの信号が可変加算アンプ３で
加算され等化出力信号ＲＦEQが得られる。なお、可変抵
抗器ＶＲ１は、ピンＰ1 に現れた信号ａとピンＰ2 に現
れた信号ｂとの加算比を設定するためのものである。
ピンＰ1 （入力Ａ）には、遅延量０の信号と遅延量４×
２８ｎｓをもって遅延された信号とを加算した信号が現
れる。遅延線４のセンタピンＰ2 には、遅延量２８ｎｓ
をもって遅延された信号と遅延量３×２８ｎｓをもって
遅延された信号とを加算した信号が現れる。さらに、遅
延線４の出力ピンＰ3 には、遅延量２×２８ｎｓ遅延さ
れた信号が現れる。これらの信号が可変加算アンプ３で
加算され等化出力信号ＲＦEQが得られる。なお、可変抵
抗器ＶＲ１は、ピンＰ1 に現れた信号ａとピンＰ2 に現
れた信号ｂとの加算比を設定するためのものである。
【００３８】図６は、センタタップ付き遅延線を用いて
ｆ0 をｆc と(1/2) ｆc にもつコサインイコライザＥＱ
12（ＥＱ１＋ＥＱ２）を構成し、遅延量を従来の２倍に
した図５の構成における振幅特性を示すグラフである。
図６からわかるように、ＦＭセンタキャリアの１／２の
遅延時間をセンタタップＣＴとして有する遅延線を用
い、係数加算した信号を可変加算することにより、図中
破線で示すように良好な直線下降特性をもった等化回路
を実現できる。
ｆ0 をｆc と(1/2) ｆc にもつコサインイコライザＥＱ
12（ＥＱ１＋ＥＱ２）を構成し、遅延量を従来の２倍に
した図５の構成における振幅特性を示すグラフである。
図６からわかるように、ＦＭセンタキャリアの１／２の
遅延時間をセンタタップＣＴとして有する遅延線を用
い、係数加算した信号を可変加算することにより、図中
破線で示すように良好な直線下降特性をもった等化回路
を実現できる。
【００３９】このように、本実施例においても、実施例
１および２と同様に、直線下降減衰カーブを得られ、ビ
デオＦ特や波形歪みの発生、Ｓ／Ｎの劣化を抑制し、最
適な等化処理を実現できる。また、実施例２に比べて回
路規模、基板面積、コストなどの増大を防止できるとい
う利点があり、実用的である。
１および２と同様に、直線下降減衰カーブを得られ、ビ
デオＦ特や波形歪みの発生、Ｓ／Ｎの劣化を抑制し、最
適な等化処理を実現できる。また、実施例２に比べて回
路規模、基板面積、コストなどの増大を防止できるとい
う利点があり、実用的である。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
遅延線を不整合化させているので、従来と同様の遅延量
の遅延線を適用しても２倍以上の遅延量を得ることがで
きる。したがって、従来と同一の遅延線を用いても、Ｗ
Ｏディスク再生において両側波の直線減衰性が得られ、
周波数振幅特性や周波数位相特性を、必要帯域の３０Ｍ
Ｈｚまで十分確保することができ、ビデオＦ特や波形歪
みの発生、Ｓ／Ｎの劣化を抑制し、最適な等化処理を行
うことができる。また、不整合インピーダンス素子とし
て、整合インピーダンス素子の整合値に対して不整合化
可能な値のものを用いるだけでよいため、回路規模、基
板面積、コストなどの増大を招くこともない。
遅延線を不整合化させているので、従来と同様の遅延量
の遅延線を適用しても２倍以上の遅延量を得ることがで
きる。したがって、従来と同一の遅延線を用いても、Ｗ
Ｏディスク再生において両側波の直線減衰性が得られ、
周波数振幅特性や周波数位相特性を、必要帯域の３０Ｍ
Ｈｚまで十分確保することができ、ビデオＦ特や波形歪
みの発生、Ｓ／Ｎの劣化を抑制し、最適な等化処理を行
うことができる。また、不整合インピーダンス素子とし
て、整合インピーダンス素子の整合値に対して不整合化
可能な値のものを用いるだけでよいため、回路規模、基
板面積、コストなどの増大を招くこともない。
【００４１】複数のイコライザを多段に縦続接続して
も、ビデオＦ特や波形歪みの発生、Ｓ／Ｎの劣化を抑制
し、最適な等化処理を行うことができる。
も、ビデオＦ特や波形歪みの発生、Ｓ／Ｎの劣化を抑制
し、最適な等化処理を行うことができる。
【００４２】また、センタタップ付き遅延線を用いる
と、複数のイコライザを多段に縦続接した場合に比べ、
回路規模、基板面積、コストなどの増大を防止でき、実
用的であるという利点がある。
と、複数のイコライザを多段に縦続接した場合に比べ、
回路規模、基板面積、コストなどの増大を防止でき、実
用的であるという利点がある。
【図１】本発明に係る等化回路の第１の実施例を示す回
路図である。
路図である。
【図２】整合抵抗の整合比を(+) ２０％〜(-) ２０％ま
で可変したときの周波数振幅特性と周波数群遅延特性を
示すグラフである。
で可変したときの周波数振幅特性と周波数群遅延特性を
示すグラフである。
【図３】本発明に係る等化回路の第２の実施例を示す回
路図である。
路図である。
【図４】図３の等化回路の振幅特性を示すグラフであ
る。
る。
【図５】本発明に係る等化回路の第３の実施例を示す回
路図である。
路図である。
【図６】図５の等化回路の振幅特性を示すグラフであ
る。
る。
【図７】従来のコサインイコライザ（余弦等化回路）の
構成例を示す回路図である。
構成例を示す回路図である。
【図８】従来のコサインイコライザの振幅特性を示す図
である。
である。
１…バッファアンプ ２…遅延線 ３…可変加算アンプ ４…センタタップ付き遅延線 ＲMM…抵抗素子（不整合インピーダンス素子） Ｒ0 〜Ｒ10…抵抗素子 Ｃ1 〜Ｃ3 …コンデンサ Ｑ1 …ｐｎｐ型トランジスタ Ｑ2 ，Ｑ3 …ｎｐｎ型トランジスタ
Claims (6)
- 【請求項１】 出力端が終端されていない遅延線と、 遅延線の入力側に配置され、遅延線を不整合化する手段
と、 遅延線への入力信号と遅延線の出力端で反射された信号
との加算信号と、遅延線で遅延作用を受け出力端から出
力された信号とを加算する手段とを有することを特徴と
する等化回路。 - 【請求項２】 出力端が終端されず、かつ不整合化され
た遅延線に入力信号を入力させて、出力端で反射された
信号を入力側でさらに反射させることにより遅延線の遅
延量の２倍以上に遅延した信号を発生させ、 遅延線への入力信号と反射された信号との加算信号と、
遅延線で遅延作用を受け出力端から出力された入力信号
とを加算することを特徴とする等化方法。 - 【請求項３】 出力端が終端されていない遅延線と、遅
延線の入力側に配置され、遅延線を整合化する手段と、
遅延線への入力信号と遅延線の出力端で反射された信号
との加算信号と、遅延線で遅延作用を受け出力端から出
力された信号とを加算する手段とを備えた第１の回路
と、 出力端が終端されず、かつ、上記第１の回路の遅延線の
遅延量の所定倍の遅延量をもつ遅延線と、遅延線の入力
側に配置され遅延線を整合化する手段と、遅延線への入
力信号と遅延線の出力端で反射された信号との加算信号
と、遅延線で遅延作用を受け出力端から出力された信号
とを加算する手段とを備えた第２の回路とを有し、 上記第１の回路と上記第２の回路とが縦続接続されたこ
とを特徴とする等化回路。 - 【請求項４】 上記第２の回路の遅延線の遅延量は、第
１の回路の遅延線の遅延量の２倍に設定されている請求
項３記載の等化回路。 - 【請求項５】 出力端が終端されていないセンタタップ
付き遅延線と、 遅延線の入力側に配置され、遅延線を整合化する手段
と、 遅延線への入力信号と遅延線の出力端で反射され入力端
から出力された信号との加算信号と、遅延線で遅延作用
を受けセンタタップから出力された信号と遅延線の出力
端で反射されセンタタップから出力された信号との加算
信号と、遅延線で遅延作用を受け出力端から出力された
信号とを加算する手段とを有することを特徴とする等化
回路。 - 【請求項６】 上記遅延線は、ＦＭセンタキャリアの１
／２に遅延時間をセンタタップとして持つ請求項５記載
の等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33526092A JPH06164317A (ja) | 1992-11-20 | 1992-11-20 | 等化回路および等化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33526092A JPH06164317A (ja) | 1992-11-20 | 1992-11-20 | 等化回路および等化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164317A true JPH06164317A (ja) | 1994-06-10 |
Family
ID=18286536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33526092A Pending JPH06164317A (ja) | 1992-11-20 | 1992-11-20 | 等化回路および等化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703852A (en) * | 1995-04-06 | 1997-12-30 | Sony Corporation | Optical disk reproducing apparatus having a cosine equalizer with boosted frequency characteristics |
-
1992
- 1992-11-20 JP JP33526092A patent/JPH06164317A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703852A (en) * | 1995-04-06 | 1997-12-30 | Sony Corporation | Optical disk reproducing apparatus having a cosine equalizer with boosted frequency characteristics |
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