JPH06163905A - Fabrication of insulated gate semiconductor - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁ゲート半導体装置
の製造方法に係り、特にドレイン領域となる半導体基板
上にゲート電極をマスクとして、チャネル領域とソース
領域とが二重に拡散された縦型構造のパワーＭＯＳＦＥ
Ｔ、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）等の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an insulated gate semiconductor device, and more particularly to a vertical structure in which a channel region and a source region are doubly diffused using a gate electrode as a mask on a semiconductor substrate to be a drain region. Type structure power MOSFE
T or insulated gate bipolar transistor (IGB
T) and the like.
【０００２】[0002]
【従来の技術】図８は、従来の縦型絶縁ゲート半導体装
置の断面図である。シリコン半導体基板１には、ドレイ
ン領域２となる低濃度領域がエピタキシャル成長等によ
り形成され、半導体基板表面のドレイン領域２には、チ
ャネル領域３及びソース領域５が拡散により形成されて
いる。ソース領域５とドレイン領域２との間のチャネル
領域３の上部にはゲート絶縁膜７を介してゲート電極８
が配置されている。そして、チャネル領域３の中央部の
高濃度領域であるボディ領域６の上部とソース領域５の
一部分には開口部が設けられており、金属電極１１と接
触するようになっている。2. Description of the Related Art FIG. 8 is a sectional view of a conventional vertical insulated gate semiconductor device. A low-concentration region to be the drain region 2 is formed on the silicon semiconductor substrate 1 by epitaxial growth or the like, and a channel region 3 and a source region 5 are formed on the drain region 2 on the surface of the semiconductor substrate by diffusion. A gate electrode 8 is formed on the channel region 3 between the source region 5 and the drain region 2 via a gate insulating film 7.
Are arranged. An opening is provided in the upper part of the body region 6 which is a high concentration region in the central part of the channel region 3 and a part of the source region 5 so as to come into contact with the metal electrode 11.
【０００３】係る縦型の絶縁ゲート半導体装置は、ゲー
ト電極８に電圧が印加されることによってチャネル領域
３が反転され、ドレイン領域２からソース領域５に流れ
る電流が制御される。係る絶縁ゲート半導体装置は、ゲ
ート電極によってスイッチングが行われるため、駆動電
流が僅かで、高速スイッチングが可能、且つ縦型である
ため、大電流密度が取れる等の利点を有する。In the vertical insulated gate semiconductor device, the channel region 3 is inverted by applying a voltage to the gate electrode 8 and the current flowing from the drain region 2 to the source region 5 is controlled. Since such an insulated gate semiconductor device is switched by the gate electrode, it has an advantage that a driving current is small, high-speed switching is possible, and it is a vertical type, so that a large current density can be obtained.
【０００４】係る絶縁ゲート半導体装置の製造方法は、
従来以下に述べる工程によっている。A method of manufacturing such an insulated gate semiconductor device is
Conventionally, the following steps are used.
【０００５】まず、半導体基板１の表面にＰ+ 型の拡散
領域であるボディ領域６を形成する。次に、半導体基板
の表面の酸化膜等を除去して、新たに薄い酸化膜である
ゲート絶縁膜７と、ゲート電極８となる多結晶シリコン
膜を被着する。そして、ボディ領域６とマスク合わせを
行って、多結晶シリコン膜をエッチングして、ゲート電
極８を形成する。そしてゲート電極８をマスクとして、
Ｐ型不純物をイオン注入し、拡散することによりチャネ
ル領域３を形成する。First, a body region 6 which is a P + type diffusion region is formed on the surface of the semiconductor substrate 1. Next, the oxide film and the like on the surface of the semiconductor substrate are removed, and a new thin oxide film, ie, the gate insulating film 7 and a polycrystalline silicon film to be the gate electrode 8 are deposited. Then, the gate electrode 8 is formed by masking the body region 6 and etching the polycrystalline silicon film. Then, using the gate electrode 8 as a mask,
The channel region 3 is formed by ion-implanting and diffusing P-type impurities.
【０００６】そして、ソース領域開口のためのパターン
のマスク合わせを行い、レジストマスク１７を図示する
位置に形成する。レジストマスク１７と、ゲート電極８
とをマスクとしてＮ+ 型不純物をイオン注入することに
よりソース領域５を形成する。その後、酸化膜等の絶縁
膜９をＣＶＤ等により被着して、コンタクトのマスク合
わせの工程に入る。コンタクトの開口は、マスク合わせ
によりフォトレジスト膜を形成し、このフォトレジスト
膜をマスクとして絶縁膜９のエッチングを行うものであ
る。このコンタクトの開口により、チャネル領域３の表
面と、ソース領域５の表面の一部が露出されるので、ア
ルミ等の金属膜を被着し、マスク合わせ及びエッチング
により金属電極１１の配線パターンを形成する。Then, the mask for the pattern for the source region opening is aligned, and the resist mask 17 is formed at the illustrated position. Resist mask 17 and gate electrode 8
Source regions 5 are formed by ion-implanting N + -type impurities with and as a mask. After that, an insulating film 9 such as an oxide film is deposited by CVD or the like, and a contact mask alignment process is started. The opening of the contact is formed by forming a photoresist film by mask alignment and etching the insulating film 9 using this photoresist film as a mask. Since the surface of the channel region 3 and a part of the surface of the source region 5 are exposed by the opening of this contact, a metal film such as aluminum is deposited, and a wiring pattern of the metal electrode 11 is formed by mask alignment and etching. To do.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述の
従来の絶縁ゲート半導体装置の製造方法では、多数のマ
スク合わせ工程を含み、マスク合わせの精度によりその
寸法の微細化が制限されていた。即ち、ボディ領域６に
対してゲート電極８のパターンの合わせ、ゲート電極８
に対してソース領域５のパターンの合わせ、ソース領域
５に対してコンタクト開口の合わせ等が必要であった。
特にソース領域の形成のためのマスク合わせと、コンタ
クト開口のためのマスク合わせとは精度の厳しいマスク
合わせが必要となり、パターンの微細化のためのネック
となっていた。However, in the above-described conventional method for manufacturing an insulated gate semiconductor device, a large number of mask alignment steps are included, and the miniaturization of the dimensions is limited by the precision of mask alignment. That is, the pattern of the gate electrode 8 is aligned with the body region 6,
On the other hand, it was necessary to match the pattern of the source region 5 and the contact opening to the source region 5.
Particularly, the mask alignment for forming the source region and the mask alignment for the contact opening require strict mask alignment, which is a bottleneck for pattern miniaturization.
【０００８】本発明は係る従来技術の問題点に鑑み、セ
ルフアラインにより、マスク合わせを必要とすることな
く、パターンの微細化に好適なパワーＭＯＳＦＥＴ、Ｉ
ＧＢＴ等の製造方法を提供する。In view of the problems of the prior art, the present invention is a self-aligned power MOSFET suitable for pattern miniaturization without the need for mask alignment.
A method for manufacturing a GBT or the like is provided.
【０００９】[0009]
【課題を解決するための手段】本発明に係る絶縁ゲート
半導体装置の製造方法は、ゲート電極をマスクとして、
半導体基板にチャネル領域とソース領域とを二重に形成
する工程と、絶縁膜を被着する工程と、該絶縁膜を前記
半導体基板表面が露出する迄エッチングし、前記ゲート
電極の側面に絶縁サイドウォールを形成する工程と、該
半導体基板表面の露出部分を通して、チャネル領域と同
一導電型の高濃度領域を形成する工程と、前記絶縁サイ
ドウォールを更にエッチバックし、前記半導体基板のソ
ース領域及び前記高濃度領域の表面に露出部分を形成す
る工程と、金属膜を被着し金属電極を形成する工程とか
らなることを特徴とするものである。A method of manufacturing an insulated gate semiconductor device according to the present invention uses a gate electrode as a mask.
A step of forming a channel region and a source region doubly on the semiconductor substrate, a step of depositing an insulating film, the insulating film is etched until the surface of the semiconductor substrate is exposed, and an insulating side is formed on a side surface of the gate electrode. A step of forming a wall, a step of forming a high concentration region of the same conductivity type as a channel region through an exposed portion of the surface of the semiconductor substrate, a step of further etching back the insulating sidewall, and a source region of the semiconductor substrate and the It is characterized by comprising a step of forming an exposed portion on the surface of the high concentration region and a step of depositing a metal film to form a metal electrode.
【００１０】又、絶縁膜を半導体基板表面に僅かな厚み
を残してエッチングし絶縁サイドウォールを形成する工
程と、僅かな絶縁膜の厚みを通してチャネル領域と同一
導電型の高濃度領域を形成する工程と、僅かな厚みの絶
縁膜及び絶縁サイドウォールをエッチバックしてコンタ
クトの開口を形成する工程とからなることを特徴とする
ものである。Further, a step of forming an insulating sidewall by etching the insulating film while leaving a slight thickness on the surface of the semiconductor substrate, and a step of forming a high concentration region of the same conductivity type as the channel region through the small thickness of the insulating film. And a step of forming a contact opening by etching back the insulating film and insulating sidewall having a slight thickness.
【００１１】[0011]
【作用】絶縁膜を半導体基板表面が露出する迄エッチン
グし、ゲート電極の側面に絶縁サイドウォールを形成す
る工程、及び、半導体基板表面の露出部分を通してチャ
ネル領域と同一導電型の高濃度領域であるボディ領域を
形成する工程により、ボディ領域がゲート電極に対して
位置合わせされソース領域の一部分が反対導電型となる
ため、結局ボディ領域によりソース領域が位置合わせさ
れ形成されることとなる。更に絶縁サイドウォールをエ
ッチバックし、半導体基板のソース領域の表面にも露出
部分を形成する工程により、ボディ領域とソース領域の
表面部分にコンタクト開口が得られる。金属膜を被着
し、金属電極を形成することにより、金属電極はソース
領域表面とチャネル領域に連通するボディ領域とに良好
なコンタクトをとることができる。[Operation] A step of etching the insulating film until the surface of the semiconductor substrate is exposed to form an insulating sidewall on the side surface of the gate electrode, and a high concentration region having the same conductivity type as the channel region through the exposed portion of the surface of the semiconductor substrate. By the step of forming the body region, the body region is aligned with the gate electrode and part of the source region has the opposite conductivity type, so that the source region is eventually aligned and formed by the body region. Further, by etching back the insulating side wall and forming an exposed portion also on the surface of the source region of the semiconductor substrate, contact openings are obtained in the surface portions of the body region and the source region. By depositing the metal film and forming the metal electrode, the metal electrode can make good contact with the surface of the source region and the body region communicating with the channel region.
【００１２】絶縁膜を半導体基板表面に僅かな厚みを残
してエッチングし絶縁サイドウォールを形成した場合
も、ほぼ上述と同様の作用効果となる。この場合は、コ
ンタクトの開口に際して、僅かな絶縁膜の厚みに相当す
る長さだけソース領域のコンタクト面積を広げることが
できる。Even when the insulating film is etched to leave a small thickness on the surface of the semiconductor substrate to form the insulating sidewall, the same operational effect as described above is obtained. In this case, at the time of opening the contact, the contact area of the source region can be expanded by a length corresponding to a slight thickness of the insulating film.
【００１３】[0013]
【実施例】以下、本発明の一実施例を添付図面を参照し
ながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the accompanying drawings.
【００１４】図１は、本発明の一実施例の製造方法によ
る絶縁ゲート半導体装置の断面図である。ドレイン領域
２となるＮ- 型エピタキシャル層を有する半導体基板１
上に、多結晶シリコンからなるゲート電極８をマスクと
して、チャネル領域３とソース領域５とが二重に拡散さ
れ、セル領域が形成されている。ここで、ソース領域５
はＮ+ 型拡散領域であり、チャネル領域３はＰ型拡散領
域である。半導体基板１がＮ+ 型である場合には、この
縦型絶縁ゲート半導体装置はＭＯＳＦＥＴとなり、半導
体基板１がＰ+ 型である場合には、この縦型絶縁ゲート
半導体装置はＩＧＢＴ（絶縁ゲートバイポーラトランジ
スタ）となる。FIG. 1 is a sectional view of an insulated gate semiconductor device manufactured by a manufacturing method according to an embodiment of the present invention. Semiconductor substrate 1 having N − type epitaxial layer to be drain region 2
With the gate electrode 8 made of polycrystalline silicon as a mask, the channel region 3 and the source region 5 are doubly diffused to form a cell region. Here, the source region 5
Is an N + type diffusion region, and the channel region 3 is a P type diffusion region. When the semiconductor substrate 1 is an N + type, the vertical insulated gate semiconductor device becomes a MOSFET, and when the semiconductor substrate 1 is a P + type, the vertical insulated gate semiconductor device is an IGBT (insulated gate bipolar). Transistor).
【００１５】多結晶シリコンからなるゲート電極８と酸
化膜からなる絶縁膜９との側面に隣接して、酸化膜から
なる絶縁サイドウォール１２が形成される。ボディ領域
６はＰ+ 型領域であり、絶縁サイドウォール１２をマス
クとしてイオン注入により形成されたものである。この
イオン注入により、結果としてソース領域となるＮ+型
領域の一部が反対導電型のボディ領域６になり、ソース
領域５が位置合わせされる。尚、ボディ領域６は、チャ
ネル領域３の抵抗分を下げるための同一導電型の高濃度
領域であり、アバランシェ耐量（ラッチアップ耐量）等
を高く保持するためのものである。An insulating sidewall 12 made of an oxide film is formed adjacent to the side surfaces of the gate electrode 8 made of polycrystalline silicon and the insulating film 9 made of an oxide film. The body region 6 is a P + type region, and is formed by ion implantation using the insulating sidewall 12 as a mask. As a result of this ion implantation, a part of the N + type region, which will be the source region, becomes the body region 6 of the opposite conductivity type, and the source region 5 is aligned. The body region 6 is a high-concentration region of the same conductivity type for lowering the resistance of the channel region 3, and is for keeping avalanche resistance (latch-up resistance) and the like high.
【００１６】係る絶縁ゲート半導体装置は、図示するセ
ル部分が１チップ上に多数配列され、金属電極１１がソ
ース端子（Ｓ）に、ゲート電極８がゲート端子（Ｇ）
に、半導体基板１の裏面電極１０がドレイン端子（Ｄ）
にそれぞれ接続されＭＯＳＦＥＴを構成している。従っ
て、ＭＯＳＦＥＴのゲート端子（Ｇ）に印加される電圧
によって、ゲート電極８の直下のチャネル領域３が反転
され、ドレイン領域からソース領域に流れる電流が制御
される。このように、ドレイン端子（Ｄ）の裏面電極１
０から電流が半導体基板１、ドレイン領域２及びソース
領域５を通って金属電極１１に流れるセルが多数配列さ
れているため、絶縁ゲート半導体装置は大きな電流容量
を取ることができる。In this insulated gate semiconductor device, a large number of cell portions shown in the drawing are arranged on one chip, the metal electrode 11 is the source terminal (S), and the gate electrode 8 is the gate terminal (G).
Then, the back surface electrode 10 of the semiconductor substrate 1 is the drain terminal (D).
To form a MOSFET. Therefore, the channel region 3 immediately below the gate electrode 8 is inverted by the voltage applied to the gate terminal (G) of the MOSFET, and the current flowing from the drain region to the source region is controlled. Thus, the back electrode 1 of the drain terminal (D)
Since a large number of cells, in which current flows from 0 to the metal electrode 11 through the semiconductor substrate 1, the drain region 2 and the source region 5, are arranged, the insulated gate semiconductor device can have a large current capacity.
【００１７】次に、本発明の一実施例の絶縁ゲート半導
体装置の製造方法について、図２乃至図４を参照しなが
ら説明する。Next, a method of manufacturing an insulated gate semiconductor device according to an embodiment of the present invention will be described with reference to FIGS.
【００１８】図２は、多結晶シリコンからなるゲート電
極８をマスクとして、チャネル領域３とソース領域５と
を二重に形成した段階である。即ち、まずドレイン領域
２となるＮ- 型シリコン半導体基板の表面に薄い酸化膜
であるゲート絶縁膜７を形成し、ゲート電極８となる多
結晶シリコン膜及び絶縁膜９を被着する。そして開口部
を設け、ゲート電極８及び絶縁膜９を形成し、まずＰ型
の拡散領域であるチャネル領域３を形成する。そして、
Ｎ+ 型の浅い拡散領域であるソース領域５を形成する。
従って、ソース領域５はセルフアラインで形成されるこ
ととなる。FIG. 2 shows a stage in which the channel region 3 and the source region 5 are double formed using the gate electrode 8 made of polycrystalline silicon as a mask. That is, first, the gate insulating film 7 which is a thin oxide film is formed on the surface of the N − type silicon semiconductor substrate which becomes the drain region 2, and the polycrystalline silicon film and the insulating film 9 which become the gate electrode 8 are deposited. Then, an opening is provided, a gate electrode 8 and an insulating film 9 are formed, and first, a channel region 3 which is a P-type diffusion region is formed. And
A source region 5 which is an N + type shallow diffusion region is formed.
Therefore, the source region 5 is formed by self-alignment.
【００１９】図３は、絶縁膜１４を被着した段階であ
る。この絶縁膜１４は、例えばＣＶＤによる酸化膜であ
る。FIG. 3 shows a stage where the insulating film 14 is deposited. The insulating film 14 is, for example, an oxide film formed by CVD.
【００２０】図４は、絶縁膜１４をエッチバックした段
階である。絶縁膜１４を、半導体基板表面が露出するま
で等方性エッチングを行い、ゲート電極８の側面に絶縁
サイドウォール１２を形成したところである。FIG. 4 shows a stage where the insulating film 14 is etched back. The insulating film 14 is isotropically etched until the surface of the semiconductor substrate is exposed, and the insulating sidewall 12 is formed on the side surface of the gate electrode 8.
【００２１】図５は、半導体基板表面の露出部分を通し
てチャネル領域と同一導電型の高濃度領域であるボディ
領域６を形成した段階である。この工程により、絶縁サ
イドウォール１２に対してセルフアラインによりボディ
領域６が形成される。また、ボディ領域６はチャネル領
域３と同一導電型の高濃度領域であるため、ソース領域
５のボディ領域６が形成された部分は、表面がＰ型に反
転し、結果として、ソース領域５も絶縁サイドウォール
１２をマスクとしてセルフアラインによって形成され
る。又、ボディ領域６の形成時にＰt （白金）等を合わ
せてドープすることによりライフタイムキラーとして、
絶縁ゲート半導体装置に規制的に内蔵されるダイオ−ド
の逆方向回復時間を短縮することができる。FIG. 5 shows a stage in which a body region 6 which is a high concentration region of the same conductivity type as the channel region is formed through the exposed portion of the surface of the semiconductor substrate. By this step, the body region 6 is formed by self-alignment with the insulating sidewall 12. Since the body region 6 is a high-concentration region having the same conductivity type as the channel region 3, the surface of the source region 5 where the body region 6 is formed is inverted to P-type, and as a result, the source region 5 is also formed. It is formed by self-alignment using the insulating sidewall 12 as a mask. In addition, as a lifetime killer, Pt (platinum) or the like is also doped when the body region 6 is formed.
It is possible to shorten the reverse recovery time of the diode that is regulatedly incorporated in the insulated gate semiconductor device.
【００２２】図６は、絶縁サイドウォールを更にエッチ
バックし、半導体基板上のソース領域５の表面にも露出
部分を形成した段階である。この工程により、コンタク
トの開口がセルフアラインによって形成され、ボディ領
域６、絶縁サイドウォール１２、あるいはゲート電極８
の側面に対して正確に位置合わせされたこととなる。FIG. 6 shows a stage in which the insulating sidewall is further etched back to form an exposed portion on the surface of the source region 5 on the semiconductor substrate. By this step, the contact opening is formed by self-alignment, and the body region 6, the insulating sidewall 12, or the gate electrode 8 is formed.
It is accurately aligned with the side of the.
【００２３】図７は、金属電極１１を形成した段階であ
る。アルミ等の金属膜を蒸着等により被着し、電極配線
パターンでマスク合わせすることによってフォトリソグ
ラフィにより金属電極１１が形成される。金属電極１１
は、図６の段階で形成されたコンタクト開口により、ソ
ース領域５およびチャネル領域３に連通したボディ領域
６とその表面において接触状態となる。FIG. 7 shows a stage in which the metal electrode 11 is formed. A metal film such as aluminum is deposited by vapor deposition or the like, and a metal electrode 11 is formed by photolithography by mask alignment with an electrode wiring pattern. Metal electrode 11
Is brought into contact with the body region 6 communicating with the source region 5 and the channel region 3 at the surface thereof due to the contact opening formed in the step of FIG.
【００２４】次に本発明の第２の実施例について説明す
る。図４に示す第１の実施例の絶縁膜１４をエッチバッ
クし、絶縁サイドウォール１２を形成する段階で、絶縁
膜を半導体基板表面に僅かな厚みを残すものである。僅
かな厚みとしては、１０００〜２０００オングストロー
ムが適当である。そして、半導体基板表面の僅かな絶縁
膜の厚みを通して、チャネル領域と同一導電型の高濃度
領域を形成する。更にサイドウォール１２及び僅かな絶
縁膜の厚みの部分を更にエッチバックし、半導体基板の
ソース領域の表面にも露出部分を形成する。その後の金
属電極を形成する工程は、第１の実施例と同様である。Next, a second embodiment of the present invention will be described. In the step of etching back the insulating film 14 of the first embodiment shown in FIG. 4 to form the insulating sidewall 12, the insulating film is left on the surface of the semiconductor substrate with a slight thickness. A suitable thickness is 1000 to 2000 angstroms. Then, a high concentration region of the same conductivity type as the channel region is formed through the slight thickness of the insulating film on the surface of the semiconductor substrate. Further, the side wall 12 and a portion having a slight thickness of the insulating film are further etched back to form an exposed portion on the surface of the source region of the semiconductor substrate. The subsequent process of forming the metal electrode is similar to that of the first embodiment.
【００２５】この第２の実施例においては、僅かな絶縁
膜の厚みに相当する長さだけソース領域５と金属電極１
１のコンタクト面積を広げることができる。従って、ソ
ース領域と金属電極とのコンタクトがより良好となり、
ＯＮ電圧をより低くすることができる。In the second embodiment, the source region 5 and the metal electrode 1 have a length corresponding to a slight thickness of the insulating film.
The contact area of 1 can be expanded. Therefore, the contact between the source region and the metal electrode becomes better,
The ON voltage can be lowered.
【００２６】[0026]
【発明の効果】以上に説明したように、本発明の絶縁ゲ
ート半導体装置の製造方法によれば、ゲート電極側面に
対して、ドレイン領域、ソース領域、ボディ領域及びコ
ンタクト開口をセルフアラインにより形成できる。そし
て、絶縁サイドウォールをエッチバックすることによ
り、ソース領域のコンタクト面積を拡大することができ
るので、良好な金属電極とソース領域とのコンタクトが
とれる。従って、微細なパターン形成が可能となり、特
性及び歩留りの改善されたパワーＭＯＳＦＥＴ、ＩＧＢ
Ｔ等の絶縁ゲート半導体装置を製造することが可能とな
る。As described above, according to the method for manufacturing an insulated gate semiconductor device of the present invention, the drain region, the source region, the body region and the contact opening can be formed on the side surface of the gate electrode by self-alignment. . Then, the contact area of the source region can be increased by etching back the insulating sidewall, so that good contact between the metal electrode and the source region can be obtained. Therefore, it becomes possible to form a fine pattern, and the power MOSFET and IGB have improved characteristics and yield.
Insulated gate semiconductor devices such as T can be manufactured.
【図１】本発明の一実施例により製造される絶縁ゲート
半導体装置の断面図。FIG. 1 is a sectional view of an insulated gate semiconductor device manufactured according to an embodiment of the present invention.
【図２】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。FIG. 2 is an explanatory cross-sectional view of the manufacturing process of the insulated gate semiconductor device according to the first embodiment of the present invention.
【図３】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。FIG. 3 is an explanatory sectional view of a manufacturing process of the insulated gate semiconductor device according to the first embodiment of the present invention.
【図４】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。FIG. 4 is an explanatory sectional view of a manufacturing process of the insulated gate semiconductor device according to the first embodiment of the present invention.
【図５】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。FIG. 5 is an explanatory sectional view of a manufacturing process of the insulated gate semiconductor device according to the first embodiment of the present invention.
【図６】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。FIG. 6 is an explanatory sectional view of a manufacturing process of the insulated gate semiconductor device according to the first embodiment of the present invention.
【図７】本発明の第１の実施例の絶縁ゲート半導体装置
の製造工程の説明断面図。FIG. 7 is an explanatory sectional view of the manufacturing process of the insulated gate semiconductor device according to the first embodiment of the present invention.
【図８】従来の製造方法による絶縁ゲート半導体装置の
説明断面図。FIG. 8 is an explanatory sectional view of an insulated gate semiconductor device manufactured by a conventional manufacturing method.
Claims (2)
にチャネル領域とソース領域とを二重に形成する工程
と、絶縁膜を被着する工程と、該絶縁膜を前記半導体基
板表面が露出する迄エッチングし、前記ゲート電極の側
面に絶縁サイドウォールを形成する工程と、該半導体基
板表面の露出部分を通して、チャネル領域と同一導電型
の高濃度領域を形成する工程と、前記絶縁サイドウォー
ルを更にエッチバックし、前記半導体基板のソース領域
及び前記高濃度領域の表面に露出部分を形成する工程
と、金属膜を被着し金属電極を形成する工程とからなる
ことを特徴とする絶縁ゲート半導体装置の製造方法。1. A step of double-forming a channel region and a source region on a semiconductor substrate using a gate electrode as a mask, a step of depositing an insulating film, and the step of exposing the insulating film to the surface of the semiconductor substrate. Etching to form an insulating sidewall on the side surface of the gate electrode, forming a high-concentration region of the same conductivity type as the channel region through the exposed portion of the semiconductor substrate surface, and further etching the insulating sidewall. Back, forming exposed portions on the surfaces of the source region and the high-concentration region of the semiconductor substrate; and depositing a metal film to form a metal electrode. Production method.
にチャネル領域とソース領域とを二重に形成する工程
と、絶縁膜を被着する工程と、該絶縁膜を前記半導体基
板表面に僅かな厚みを残してエッチングし、前記ゲート
電極の側面に絶縁サイドウォールを形成する工程と、該
半導体基板表面の僅かな絶縁膜の厚みを通して、チャネ
ル領域と同一導電型の高濃度領域を形成する工程と、前
記絶縁サイドウォール及び僅かな絶縁膜を更にエッチバ
ックし、前記半導体基板のソース領域及び前記高濃度領
域の表面にも露出部分を形成する工程と、金属膜を被着
し金属電極を形成する工程とからなることを特徴とする
絶縁ゲート半導体装置の製造方法。2. A step of forming a channel region and a source region doubly on the semiconductor substrate using the gate electrode as a mask, a step of depositing an insulating film, and the insulating film having a slight thickness on the surface of the semiconductor substrate. Etching to leave a side wall of the gate electrode, and a step of forming a high-concentration region of the same conductivity type as the channel region through a slight thickness of the insulating film on the surface of the semiconductor substrate. A step of further etching back the insulating sidewall and a slight insulating film to form an exposed portion also on the surface of the source region and the high concentration region of the semiconductor substrate; and a step of depositing a metal film to form a metal electrode. A method for manufacturing an insulated gate semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31847892A JPH06163905A (en) | 1992-11-27 | 1992-11-27 | Fabrication of insulated gate semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31847892A JPH06163905A (en) | 1992-11-27 | 1992-11-27 | Fabrication of insulated gate semiconductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163905A true JPH06163905A (en) | 1994-06-10 |
Family
ID=18099564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31847892A Pending JPH06163905A (en) | 1992-11-27 | 1992-11-27 | Fabrication of insulated gate semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163905A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343969A (en) * | 2001-05-16 | 2002-11-29 | Nec Corp | Vertical field effect transistor and its manufacturing method |
| JP2005536868A (en) * | 2001-11-20 | 2005-12-02 | ゼネラル セミコンダクター，インク． | Method of manufacturing trench metal oxide semiconductor field effect transistor device with low parasitic resistance |
| JP2006128191A (en) * | 2004-10-26 | 2006-05-18 | Nissan Motor Co Ltd | Semiconductor device and manufacturing method thereof |
| KR100903276B1 (en) * | 2002-06-28 | 2009-06-17 | 매그나칩 반도체 유한회사 | Method for manufacturing of high voltage device |
| JP2011193020A (en) * | 2003-04-24 | 2011-09-29 | Cree Inc | Silicon carbide power device with self-aligned source and well region and method of fabricating same |
| JP2012134492A (en) * | 2010-12-17 | 2012-07-12 | General Electric Co <Ge> | Semiconductor device and method of manufacturing the same |
-
1992
- 1992-11-27 JP JP31847892A patent/JPH06163905A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343969A (en) * | 2001-05-16 | 2002-11-29 | Nec Corp | Vertical field effect transistor and its manufacturing method |
| JP2005536868A (en) * | 2001-11-20 | 2005-12-02 | ゼネラル セミコンダクター，インク． | Method of manufacturing trench metal oxide semiconductor field effect transistor device with low parasitic resistance |
| KR100903276B1 (en) * | 2002-06-28 | 2009-06-17 | 매그나칩 반도체 유한회사 | Method for manufacturing of high voltage device |
| JP2011193020A (en) * | 2003-04-24 | 2011-09-29 | Cree Inc | Silicon carbide power device with self-aligned source and well region and method of fabricating same |
| JP2006128191A (en) * | 2004-10-26 | 2006-05-18 | Nissan Motor Co Ltd | Semiconductor device and manufacturing method thereof |
| JP2012134492A (en) * | 2010-12-17 | 2012-07-12 | General Electric Co <Ge> | Semiconductor device and method of manufacturing the same |
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