JPH06163735A - 半導体用パッケージ - Google Patents
半導体用パッケージInfo
- Publication number
- JPH06163735A JPH06163735A JP33492592A JP33492592A JPH06163735A JP H06163735 A JPH06163735 A JP H06163735A JP 33492592 A JP33492592 A JP 33492592A JP 33492592 A JP33492592 A JP 33492592A JP H06163735 A JPH06163735 A JP H06163735A
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- JP
- Japan
- Prior art keywords
- layer
- palladium
- gold plating
- chip
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 この発明は薄い金めっき層でも性能劣化が起
こらないようにした半導体用パッケージを提供するもの
である。 【構成】 この発明はシリコン半導体チップがＡｕ−Ｓ
ｉ共晶反応でチップマウント部にマウントされ、かつチ
ップマウント部は表面に金めっき層を有する半導体用パ
ッケージにおいて、前記金めっき層の下地として厚み
０．０１〜１０μのパラジウム層或はパラジウム含有量
が６０％以上のパラジウム合金層を設けたことを特徴と
する半導体用パッケージを提供するものである。
こらないようにした半導体用パッケージを提供するもの
である。 【構成】 この発明はシリコン半導体チップがＡｕ−Ｓ
ｉ共晶反応でチップマウント部にマウントされ、かつチ
ップマウント部は表面に金めっき層を有する半導体用パ
ッケージにおいて、前記金めっき層の下地として厚み
０．０１〜１０μのパラジウム層或はパラジウム含有量
が６０％以上のパラジウム合金層を設けたことを特徴と
する半導体用パッケージを提供するものである。
Description
【０００１】
【産業上の利用分野】この発明は半導体用パッケージに
関するもので、特にシリコン半導体チップのパッケージ
のマウントに当たりＡｕ−Ｓｉ共晶反応を利用する半導
体用パッケージに関するものである。
関するもので、特にシリコン半導体チップのパッケージ
のマウントに当たりＡｕ−Ｓｉ共晶反応を利用する半導
体用パッケージに関するものである。
【０００２】
【従来の技術】従来半導体用パッケージは、通常基材の
メタライズ層にニッケルめっき又は銅めっきを施し、そ
の上に金めっきを施して形成される。前記ニッケルめっ
き又は銅めっきを下地とした半導体用パッケージは、チ
ップをパッケージヘダイボンディングした後のエイジン
グ処理の際に、下地のニッケルめっきや銅めっき或はメ
タライズ層が金めっき面に拡散してシリコンチップの剥
離やボンディング性の劣化が起こった。従って、コスト
高になるにもかかわらず金めっき層を通常４〜５μ等に
厚くすることが行われている。
メタライズ層にニッケルめっき又は銅めっきを施し、そ
の上に金めっきを施して形成される。前記ニッケルめっ
き又は銅めっきを下地とした半導体用パッケージは、チ
ップをパッケージヘダイボンディングした後のエイジン
グ処理の際に、下地のニッケルめっきや銅めっき或はメ
タライズ層が金めっき面に拡散してシリコンチップの剥
離やボンディング性の劣化が起こった。従って、コスト
高になるにもかかわらず金めっき層を通常４〜５μ等に
厚くすることが行われている。
【０００３】
【発明が解決しようとする課題】この発明は薄い金めっ
き層でも性能劣化が起こらないようにした半導体用パッ
ケージを提供するものである。
き層でも性能劣化が起こらないようにした半導体用パッ
ケージを提供するものである。
【０００４】
【課題を解決するための手段】この発明はシリコン半導
体チップがＡｕ−Ｓｉ共晶反応でチップマウント部にマ
ウントされ、かつチップマウント部は表面に金めっき層
を有する半導体用パッケージにおいて、前記金めっき層
の下地として厚み０．０１〜１０μのパラジウム層或は
パラジウム含有量が６０％以上のパラジウム合金層を設
けたことを特徴とする半導体用パッケージを提供するも
のである。この発明は金属面上に金めっきが施された半
導体用パッケージに関するものであるが、適用できる金
属面としては特に制限がなく、通常の電子部品を構成す
る金属、例えば銅，ニッケル，ニッケル合金，アルミニ
ウム等でよく、更にセラミック基板表面をタングステ
ン，モリブデン等もしくはこれらの混合物を主体とした
材料でメタライジングしたものであっても良い。パラジ
ウム層及びパラジウム合金層の製作方法にも制限がな
く、電気めっき，無電解めっき等のめっき方法や、蒸
着，スパッタリング等でもかまわない。パラジウム層及
びパラジウム合金層の厚みは０．０１〜１０μであり、
０．０５〜１μがより望ましい。パラジウム合金層とし
てはＰｄ−Ｎｉ，Ｐｄ−Ｃｏ，Ｐｄ−Ｂｉ，Ｐｄ−Ａ
ｇ，Ｐｄ−Ａｕ等の合金が用いられる。また、パラジウ
ム合金層のパラジウム含有量は重量比で６０％以上であ
るが、これより少ない例えば５０％以下等になると密着
強度が劣るようになる。このようなパラジウム層又はパ
ラジウム合金層を形成したならば公知の方法で厚み１．
５〜２μの金めっきを施せば十分である。
体チップがＡｕ−Ｓｉ共晶反応でチップマウント部にマ
ウントされ、かつチップマウント部は表面に金めっき層
を有する半導体用パッケージにおいて、前記金めっき層
の下地として厚み０．０１〜１０μのパラジウム層或は
パラジウム含有量が６０％以上のパラジウム合金層を設
けたことを特徴とする半導体用パッケージを提供するも
のである。この発明は金属面上に金めっきが施された半
導体用パッケージに関するものであるが、適用できる金
属面としては特に制限がなく、通常の電子部品を構成す
る金属、例えば銅，ニッケル，ニッケル合金，アルミニ
ウム等でよく、更にセラミック基板表面をタングステ
ン，モリブデン等もしくはこれらの混合物を主体とした
材料でメタライジングしたものであっても良い。パラジ
ウム層及びパラジウム合金層の製作方法にも制限がな
く、電気めっき，無電解めっき等のめっき方法や、蒸
着，スパッタリング等でもかまわない。パラジウム層及
びパラジウム合金層の厚みは０．０１〜１０μであり、
０．０５〜１μがより望ましい。パラジウム合金層とし
てはＰｄ−Ｎｉ，Ｐｄ−Ｃｏ，Ｐｄ−Ｂｉ，Ｐｄ−Ａ
ｇ，Ｐｄ−Ａｕ等の合金が用いられる。また、パラジウ
ム合金層のパラジウム含有量は重量比で６０％以上であ
るが、これより少ない例えば５０％以下等になると密着
強度が劣るようになる。このようなパラジウム層又はパ
ラジウム合金層を形成したならば公知の方法で厚み１．
５〜２μの金めっきを施せば十分である。
【０００５】
【作用】以上のようにして製作したこの発明による半導
体用パッケージは金めっきが従来品より薄くても従来品
と同様な性能を得ることができる。その理由は従来品は
下地として例えばニッケルめっきを施した場合ニッケル
の金への拡散があると想像されるが、この発明によれば
下地層がパラジウムを含んでいるため、金へのこの下地
層及びこの下地層より更に下からの拡散が大幅に抑制さ
れ、金めっき層の純粋性が保たれるからではないかと推
察される。
体用パッケージは金めっきが従来品より薄くても従来品
と同様な性能を得ることができる。その理由は従来品は
下地として例えばニッケルめっきを施した場合ニッケル
の金への拡散があると想像されるが、この発明によれば
下地層がパラジウムを含んでいるため、金へのこの下地
層及びこの下地層より更に下からの拡散が大幅に抑制さ
れ、金めっき層の純粋性が保たれるからではないかと推
察される。
【０００６】
【実施例】以下この発明の実施例について説明する。タ
ングステンを主体とするメタライズ印刷された標準的な
セラミックパッケージに、ワット浴によりニッケルを５
〜７μ、その上に日本高純度化学株式会社からパラブラ
イトＳＳＴ（商標）として市販されているパラジウムめ
っき液により０．１μめっきして金めっきの下地とし
た。次に日本高純度化学株式会社からテンペレジストＥ
Ｘ（商標）として市販されている金めっき液により厚み
１．５μの金めっきを施した実施例１の製品を５個製作
した。また、比較例１としてパラジウム層がなくその他
は実施例１と同様にしたものを５個製作した。
ングステンを主体とするメタライズ印刷された標準的な
セラミックパッケージに、ワット浴によりニッケルを５
〜７μ、その上に日本高純度化学株式会社からパラブラ
イトＳＳＴ（商標）として市販されているパラジウムめ
っき液により０．１μめっきして金めっきの下地とし
た。次に日本高純度化学株式会社からテンペレジストＥ
Ｘ（商標）として市販されている金めっき液により厚み
１．５μの金めっきを施した実施例１の製品を５個製作
した。また、比較例１としてパラジウム層がなくその他
は実施例１と同様にしたものを５個製作した。
【０００７】実施例１と比較例１の各々に温度条件４５
０℃でチップをダイボンディングしてＡｕ−Ｓｉ共晶反
応でチップマウント部にマウントし、エージングテスト
として、３００℃で５８時間後のプッシュプル強度を測
定し、チップの剥れの発生の有無を確認した。実施例１
のものはプッシュプル強度が５６Ｋｇ／ｃｍ2 以上であ
り、チップの剥れはなく良品と判断された。比較例１の
ものはプッシュプル強度がそれぞれ９．８，４．４，
６．０，４．１，８．３Ｋｇ／ｃｍ2 で何れも剥れが発
生して不良品と判断された。
０℃でチップをダイボンディングしてＡｕ−Ｓｉ共晶反
応でチップマウント部にマウントし、エージングテスト
として、３００℃で５８時間後のプッシュプル強度を測
定し、チップの剥れの発生の有無を確認した。実施例１
のものはプッシュプル強度が５６Ｋｇ／ｃｍ2 以上であ
り、チップの剥れはなく良品と判断された。比較例１の
ものはプッシュプル強度がそれぞれ９．８，４．４，
６．０，４．１，８．３Ｋｇ／ｃｍ2 で何れも剥れが発
生して不良品と判断された。
【０００８】タングステンを主体とするメタライズ印刷
された標準的なセラミックパッケージに、ワット浴によ
りニッケルを５〜７μ、その上に日本高純度化学株式会
社からパラブライトＴＮ２０（商標）として市販されて
いるＰｄ−Ｎｉめっき液によりＰｄ−Ｎｉ層を０．１μ
めっきして金めっきの下地とした。次に前記実施例と同
一の金めっき液により厚み１．５μの金めっきを施した
実施例２の製品を５個製作した。また、比較例２として
Ｐｄ−Ｎｉ層がなくその他は実施例２と同様にしたもの
を５個製作した。
された標準的なセラミックパッケージに、ワット浴によ
りニッケルを５〜７μ、その上に日本高純度化学株式会
社からパラブライトＴＮ２０（商標）として市販されて
いるＰｄ−Ｎｉめっき液によりＰｄ−Ｎｉ層を０．１μ
めっきして金めっきの下地とした。次に前記実施例と同
一の金めっき液により厚み１．５μの金めっきを施した
実施例２の製品を５個製作した。また、比較例２として
Ｐｄ−Ｎｉ層がなくその他は実施例２と同様にしたもの
を５個製作した。
【０００９】実施例２と比較例２の各々を実施例１等と
同じチップダイボンディングテストを実施し、チップマ
ウント部にマウントし、エージングテストとして、３０
０℃で５８時間後のプッシュプル強度を測定し、チップ
の剥れの発生の有無を確認した。その結果実施例２のも
のはプッシュプル強度が５６Ｋｇ／ｃｍ2 以上であり、
チップの剥れはなく良品と判断された。比較例１のもの
はプッシュプル強度がそれぞれ３．０，１０．２，５．
１，８．２，４．９Ｋｇ／ｃｍ2 で何れも剥れが発生し
て不良品と判断された。
同じチップダイボンディングテストを実施し、チップマ
ウント部にマウントし、エージングテストとして、３０
０℃で５８時間後のプッシュプル強度を測定し、チップ
の剥れの発生の有無を確認した。その結果実施例２のも
のはプッシュプル強度が５６Ｋｇ／ｃｍ2 以上であり、
チップの剥れはなく良品と判断された。比較例１のもの
はプッシュプル強度がそれぞれ３．０，１０．２，５．
１，８．２，４．９Ｋｇ／ｃｍ2 で何れも剥れが発生し
て不良品と判断された。
【００１０】金めっき層の下地としてＰｄ−Ｎｉ層に代
えて、Ｐｄ−Ｃｏ，Ｐｄ−Ｂｉ，Ｐｄ−Ａｇ，Ｐｄ−Ａ
ｕ層を形成した半導体用パッケージを製作し、エージン
グテスト後のプッシュプル強度を測定したところすべて
５６Ｋｇ／ｃｍ2 以上でチップ剥れもなかった。
えて、Ｐｄ−Ｃｏ，Ｐｄ−Ｂｉ，Ｐｄ−Ａｇ，Ｐｄ−Ａ
ｕ層を形成した半導体用パッケージを製作し、エージン
グテスト後のプッシュプル強度を測定したところすべて
５６Ｋｇ／ｃｍ2 以上でチップ剥れもなかった。
【００１１】
【発明の効果】この発明による半導体用パッケージは前
述したように金めっき層の下地にパラジウム層或はパラ
ジウム含有量が６０％以上のパラジウム合金層が設けて
あるから、良好な性能を維持しながら金めっき層を薄く
することができて著しく安価になるという経済的効果を
有している。
述したように金めっき層の下地にパラジウム層或はパラ
ジウム含有量が６０％以上のパラジウム合金層が設けて
あるから、良好な性能を維持しながら金めっき層を薄く
することができて著しく安価になるという経済的効果を
有している。
Claims (1)
- 【請求項１】 シリコン半導体チップがＡｕ−Ｓｉ共晶
反応でチップマウント部にマウントされ、かつチップマ
ウント部は表面に金めっき層を有する半導体用パッケー
ジにおいて、前記金めっき層の下地として厚み０．０１
〜１０μのパラジウム層或はパラジウム含有量が６０％
以上のパラジウム合金層を設けたことを特徴とする半導
体用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33492592A JPH06163735A (ja) | 1992-11-24 | 1992-11-24 | 半導体用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33492592A JPH06163735A (ja) | 1992-11-24 | 1992-11-24 | 半導体用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163735A true JPH06163735A (ja) | 1994-06-10 |
Family
ID=18282779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33492592A Pending JPH06163735A (ja) | 1992-11-24 | 1992-11-24 | 半導体用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110163439A1 (en) * | 2010-01-07 | 2011-07-07 | Jin-Wook Jang | Die bonding a semiconductor device |
-
1992
- 1992-11-24 JP JP33492592A patent/JPH06163735A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110163439A1 (en) * | 2010-01-07 | 2011-07-07 | Jin-Wook Jang | Die bonding a semiconductor device |
| US8753983B2 (en) * | 2010-01-07 | 2014-06-17 | Freescale Semiconductor, Inc. | Die bonding a semiconductor device |
| US9105599B2 (en) | 2010-01-07 | 2015-08-11 | Freescale Semiconductor, Inc. | Semiconductor devices that include a die bonded to a substrate with a gold interface layer |
| US9111901B2 (en) | 2010-01-07 | 2015-08-18 | Freescale Semiconductor, Inc. | Methods for bonding a die and a substrate |
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