JPH0616232B2 - 同期信号処理回路 - Google Patents
同期信号処理回路Info
- Publication number
- JPH0616232B2 JPH0616232B2 JP62080820A JP8082087A JPH0616232B2 JP H0616232 B2 JPH0616232 B2 JP H0616232B2 JP 62080820 A JP62080820 A JP 62080820A JP 8082087 A JP8082087 A JP 8082087A JP H0616232 B2 JPH0616232 B2 JP H0616232B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- voltage
- synchronizing signal
- output
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Synchronizing For Television (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、モニタテレビ、ディスプレイモニタ等に用
いられる、同期信号処理回路に関するものである。
いられる、同期信号処理回路に関するものである。
ディスプレイモニタ等に入力される同期信号は、多種多
様な方式があり、水平同期信号と垂直同期信号とが分離
され入力される方式または混合されたままで入力される
方式の２方式が存在し、またそれらの振幅が1.0ＶP-Pか
ら5.0ＶP-Pまで種々のものがありさらにその極性につい
ても正負両極性のものがあり、これらの組合わせで多く
のものが存在しうる。これらの同期信号を処理するため
ディスプレイモニタには同期信号処理回路を設け該回路
において波形整形を行い、その出力の振幅と極性とが常
に一定になるようにしている。第２図はその従来例であ
る。
様な方式があり、水平同期信号と垂直同期信号とが分離
され入力される方式または混合されたままで入力される
方式の２方式が存在し、またそれらの振幅が1.0ＶP-Pか
ら5.0ＶP-Pまで種々のものがありさらにその極性につい
ても正負両極性のものがあり、これらの組合わせで多く
のものが存在しうる。これらの同期信号を処理するため
ディスプレイモニタには同期信号処理回路を設け該回路
において波形整形を行い、その出力の振幅と極性とが常
に一定になるようにしている。第２図はその従来例であ
る。
図において、１３は容量、１０はコンパレータ、Ｖ１は
基準電圧源、１２は極性判定回路としてのロウパスフィ
ルタ（ＬＰＦ）、１１はＥＸ−ＯＲ回路である。
基準電圧源、１２は極性判定回路としてのロウパスフィ
ルタ（ＬＰＦ）、１１はＥＸ−ＯＲ回路である。
入力された同期信号は容量１３結合でコンパレータ１０
に入力され、該コンパレータ１０で基準電圧Ｖ１と比較
され、一定振幅で入力と同極性のままコンパレータより
出力される。その後出力の一方はＥＸ−ＯＲ回路１１に
直接入力される。ＬＰＦ１２は極性判定回路としての役
割を果たし、正極正入力ならばLow電圧、負極性入力な
らばHigh電圧を出力する。従ってＥＸ−ＯＲ回路１１の
出力には常に負極性かつ一定振幅の同期信号が得られ
る。
に入力され、該コンパレータ１０で基準電圧Ｖ１と比較
され、一定振幅で入力と同極性のままコンパレータより
出力される。その後出力の一方はＥＸ−ＯＲ回路１１に
直接入力される。ＬＰＦ１２は極性判定回路としての役
割を果たし、正極正入力ならばLow電圧、負極性入力な
らばHigh電圧を出力する。従ってＥＸ−ＯＲ回路１１の
出力には常に負極性かつ一定振幅の同期信号が得られ
る。
第３図(a)は正極性で振幅１ＶP-P、 第３図(b)は負極性で振幅５ＶP-Pでの各点の電圧波形を
示す。
示す。
従来の同期信号処理回路は以上の様に構成されており、
入力同期信号が1.0〜5.0ＶP-Pの振幅で、正負両極性の
場合でも、出力として一定の振幅及び一定の極性の同期
信号が得られるが、欠点として以下のものが挙げられ
る。
入力同期信号が1.0〜5.0ＶP-Pの振幅で、正負両極性の
場合でも、出力として一定の振幅及び一定の極性の同期
信号が得られるが、欠点として以下のものが挙げられ
る。
極性判定回路のためにコンデンサを必要とし、ＩＣ
化が困難である。このコンデンサは水平または垂直の周
波数を十分に減衰させるために１μＦ以上のものが必要
となり、ＩＣ化した場合には外部に該コンデンサを接続
するための端子が必要である。
化が困難である。このコンデンサは水平または垂直の周
波数を十分に減衰させるために１μＦ以上のものが必要
となり、ＩＣ化した場合には外部に該コンデンサを接続
するための端子が必要である。
極性判定回路の応答速度が遅いために、正から負、
または負から正へ極性が急激に変化した場合、正常な出
力が得られるまでに時間がかかる。
または負から正へ極性が急激に変化した場合、正常な出
力が得られるまでに時間がかかる。
無入力時に出力がHighとなるかLowとなるかが不安
定であり、入力端子にノイズが混入した場合に何らかの
出力が出てしまう。本来無入力時には、第２図の例をと
ると、High電圧に固定されるのが望ましい。なぜなら入
力がある時には常に負極性の同期信号が出力され、その
Lowのタイミング時に次段の同期信号処理が能動的に行
われるため、無入力の時にHighつまり出力がある時の基
準電圧側（非能動側）であれば次段の回路も非能動動作
をするため都合がよいからである。
定であり、入力端子にノイズが混入した場合に何らかの
出力が出てしまう。本来無入力時には、第２図の例をと
ると、High電圧に固定されるのが望ましい。なぜなら入
力がある時には常に負極性の同期信号が出力され、その
Lowのタイミング時に次段の同期信号処理が能動的に行
われるため、無入力の時にHighつまり出力がある時の基
準電圧側（非能動側）であれば次段の回路も非能動動作
をするため都合がよいからである。
この発明は、上記のような従来のものの問題点に鑑みて
なされたもので、ＬＰＦによる極性判定回路を用いるこ
となく種々の同期信号入力に対し一定の同期信号出力を
得ることができる同期信号処理回路を得ることを目的と
している。
なされたもので、ＬＰＦによる極性判定回路を用いるこ
となく種々の同期信号入力に対し一定の同期信号出力を
得ることができる同期信号処理回路を得ることを目的と
している。
〔発明が解決しようとする問題点〕 この発明に係る同期信号処理回路は、入力電圧が２つの
基準電圧間のときLowをそれ以外のときはHighを出力す
るウインドウコンパレータを設け、入力同期信号の平均
電圧を上記２つの基準電圧の中間値になるように設定
し、かつ該入力同期信号を容量結合で上記ウインドウコ
ンパレータに入力するようにしたものである。
基準電圧間のときLowをそれ以外のときはHighを出力す
るウインドウコンパレータを設け、入力同期信号の平均
電圧を上記２つの基準電圧の中間値になるように設定
し、かつ該入力同期信号を容量結合で上記ウインドウコ
ンパレータに入力するようにしたものである。
この発明においては、ウインドウコンパレータを用い、
その２つの基準電圧を最適に設定するように構成したの
で極性判定回路を用いずに常に一定の振幅と一定の極性
の出力が得られ、かつ無入力時にも最適な出力を得るこ
とができる。
その２つの基準電圧を最適に設定するように構成したの
で極性判定回路を用いずに常に一定の振幅と一定の極性
の出力が得られ、かつ無入力時にも最適な出力を得るこ
とができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による同期信号処理回路の原
理図である。
理図である。
図において、１はウインドウコンパレータ、１３は結合
容量、Ｖ３，Ｖ４，Ｖ２は第１，第２，第３の基準電圧
源である。
容量、Ｖ３，Ｖ４，Ｖ２は第１，第２，第３の基準電圧
源である。
次に動作について説明する。同期信号は容量結合で入力
されその平均ＤＣ電圧はＶ３（第１の基準電圧）となる
ように基準電圧源Ｖ３と抵抗Ｒ３とで与えられ、その後
ウインドウコンパレータ１に入力される。点線内は２つ
のコンパレータ１ａ，１ｂとＯＲ回路１ｃよりなるウイ
ンドウコンパレータであり、その比較基準電圧はＶ２と
Ｖ４（第３，第２の基準電圧）で設定されており、Ｖ２
＞Ｖ４の関係にしておく。すると、Ｅ点の電圧と出力の
電圧との関係は第４図のように、Ｖ２とＶ４との間の電
圧の時には出力Low、Ｖ２以上あるいはＶ４以下では出
力はHighとなる。さらにＶ３はＶ２とＶ４との中点のＤ
Ｃ電圧に設定しておく。Ｖ２−Ｖ３＝Ｖ３−Ｖ４＝ａと
する。いまａの電圧値を最適に設定すると、入力同期信
号が１〜５ＶP-Pの範囲に渡って、正極性でも負極性で
も、出力として、一定振幅の正極性同期信号が得られる
事が第４図よりわかる。
されその平均ＤＣ電圧はＶ３（第１の基準電圧）となる
ように基準電圧源Ｖ３と抵抗Ｒ３とで与えられ、その後
ウインドウコンパレータ１に入力される。点線内は２つ
のコンパレータ１ａ，１ｂとＯＲ回路１ｃよりなるウイ
ンドウコンパレータであり、その比較基準電圧はＶ２と
Ｖ４（第３，第２の基準電圧）で設定されており、Ｖ２
＞Ｖ４の関係にしておく。すると、Ｅ点の電圧と出力の
電圧との関係は第４図のように、Ｖ２とＶ４との間の電
圧の時には出力Low、Ｖ２以上あるいはＶ４以下では出
力はHighとなる。さらにＶ３はＶ２とＶ４との中点のＤ
Ｃ電圧に設定しておく。Ｖ２−Ｖ３＝Ｖ３−Ｖ４＝ａと
する。いまａの電圧値を最適に設定すると、入力同期信
号が１〜５ＶP-Pの範囲に渡って、正極性でも負極性で
も、出力として、一定振幅の正極性同期信号が得られる
事が第４図よりわかる。
ここでａの電圧の設定については、ｄ＞ａ＞ｃを常に満
足するように選べばよい。ｂの電圧の最小値は入力同期
信号の振幅が１ＶP-Pで、パルスデューティ比が最大の
時で、ｃの電圧の最大値は入力同期信号の振幅が５Ｖ
P-Pでパルスデューティ比が最大の時である。いま同期
信号のパルスデューティ比は水平同期信号で２〜10％、
垂直同期信号で0.3〜２％程度であるのが通常である。
以上よりｂの電圧は900ｍＶ以上、ｃの電圧は500ｍＶ以
下となる。従ってａの電圧は900ｍＶ＞ａ＞500ｍＶを満
足するように選べばよく、700ｍＶが最適である。
足するように選べばよい。ｂの電圧の最小値は入力同期
信号の振幅が１ＶP-Pで、パルスデューティ比が最大の
時で、ｃの電圧の最大値は入力同期信号の振幅が５Ｖ
P-Pでパルスデューティ比が最大の時である。いま同期
信号のパルスデューティ比は水平同期信号で２〜10％、
垂直同期信号で0.3〜２％程度であるのが通常である。
以上よりｂの電圧は900ｍＶ以上、ｃの電圧は500ｍＶ以
下となる。従ってａの電圧は900ｍＶ＞ａ＞500ｍＶを満
足するように選べばよく、700ｍＶが最適である。
以上の様にウインドウコンパレータを用い、入力信号の
平均ＤＣ電圧（Ｖ３）と比較基準電圧（Ｖ２，Ｖ４）と
を最適に設定すれば種々の入力同期信号に対し、常に一
定の極性かつ振幅の出力が得られる。
平均ＤＣ電圧（Ｖ３）と比較基準電圧（Ｖ２，Ｖ４）と
を最適に設定すれば種々の入力同期信号に対し、常に一
定の極性かつ振幅の出力が得られる。
更に、本実施例では無入力時にはLow電圧の出力となる
ので、次段の回路を能動的に動作させてしまう事もな
く、またノイズが含まれていても±700ｍＶ以内であれ
ば出力はLowのままである。さらに極性判定回路も不要
のため、コンデンサもなく、ＩＣ化も容易で応答速度も
早い。
ので、次段の回路を能動的に動作させてしまう事もな
く、またノイズが含まれていても±700ｍＶ以内であれ
ば出力はLowのままである。さらに極性判定回路も不要
のため、コンデンサもなく、ＩＣ化も容易で応答速度も
早い。
第５図は本発明の原理に基づき、これをＩＣ化した場合
の実施例である。本実施例は２つの差動増幅器１ｄ，１
ｅを用いてコンパレータ１ａ，１ｂ及びＯＲ回路１ｃを
構成したものであり、この実施例の構成ではＶ２，
Ｖ３，Ｖ４の設定はＲ１，Ｒ２，Ｒ３，Ｒ４の抵抗比に
よって容易に設定できる。また、出力はこの例では負極
性の同期信号でＶCCを基準電圧として（ＶCC−Ｒ５×
Ｉ）で示される電圧まで下がる。無信号時の出力はＶCC
となる。
の実施例である。本実施例は２つの差動増幅器１ｄ，１
ｅを用いてコンパレータ１ａ，１ｂ及びＯＲ回路１ｃを
構成したものであり、この実施例の構成ではＶ２，
Ｖ３，Ｖ４の設定はＲ１，Ｒ２，Ｒ３，Ｒ４の抵抗比に
よって容易に設定できる。また、出力はこの例では負極
性の同期信号でＶCCを基準電圧として（ＶCC−Ｒ５×
Ｉ）で示される電圧まで下がる。無信号時の出力はＶCC
となる。
なお、上記実施例では、Ｖ２−Ｖ３＝Ｖ３−Ｖ４＝700
ｍＶになるように設定したが、入力される同期信号の種
類によっては必ずしもこの関係である必要がない事は明
白である。また基準電圧の絶対値は直接は関与せず、Ｖ
２，Ｖ３，Ｖ４の電位差のみで特性は決定される。
ｍＶになるように設定したが、入力される同期信号の種
類によっては必ずしもこの関係である必要がない事は明
白である。また基準電圧の絶対値は直接は関与せず、Ｖ
２，Ｖ３，Ｖ４の電位差のみで特性は決定される。
このように、本実施例では （ｉ）無入力時には出力として出力がある時の基準電圧
側（非能動側）の電圧が得られるため、次段回路との結
合が容易であり、 （ii）無入力時での耐ノイズ性に強い。
側（非能動側）の電圧が得られるため、次段回路との結
合が容易であり、 （ii）無入力時での耐ノイズ性に強い。
（iii）また基準電圧の設定精度が要求されないため、
ＩＣ化が容易で、 （iv）応答が早く、 （ｖ）コンデンサが不要のため、ＩＣ化が容易で、しか
もＩＣ化した時の端子数が従来に比し少なくなる。
ＩＣ化が容易で、 （iv）応答が早く、 （ｖ）コンデンサが不要のため、ＩＣ化が容易で、しか
もＩＣ化した時の端子数が従来に比し少なくなる。
（vi）また水平同期信号，垂直同期信号，複合同期信号
のどれに対しても応用できる。この複合同期信号に対し
ても適用できる理由は、複合同期信号は水平同期信号と
垂直同期信号とが加わったものであるが、前述の様に垂
直のデューテイサイクルは水平に比べ十分小さく、従っ
て複合同期信号のデューティサイクルは殆ど水平のそれ
に等しいためである。
のどれに対しても応用できる。この複合同期信号に対し
ても適用できる理由は、複合同期信号は水平同期信号と
垂直同期信号とが加わったものであるが、前述の様に垂
直のデューテイサイクルは水平に比べ十分小さく、従っ
て複合同期信号のデューティサイクルは殆ど水平のそれ
に等しいためである。
以上のように、この発明に係る同期信号処理回路によれ
ば、ウインドウコンパレータに容量結合で同期信号を入
力しかつその平均電圧をウインドウコンパレータの２つ
の基準電圧の中間の値になるように設定したので、時定
数回路による極性判別回路を設けることなく種々の同期
信号入力に対して一定の同期信号出力が可能となる効果
がある。
ば、ウインドウコンパレータに容量結合で同期信号を入
力しかつその平均電圧をウインドウコンパレータの２つ
の基準電圧の中間の値になるように設定したので、時定
数回路による極性判別回路を設けることなく種々の同期
信号入力に対して一定の同期信号出力が可能となる効果
がある。
第１図は本発明の一実施例による同期信号処理回路の原
理的構成を示す回路図、第２図は従来の同期信号処理回
路を示す回路図、第３図は従来例の各点の電圧波形を示
す図で、第３図(a)は入力同期信号が１ＶP-Pのときの波
形図、第３図(b)は５ＶP-Pのときの波形図である。第４
図は入力同期信号に対するウインドウコンパレータの入
出力特性を示す図、第５図は第１図の実施例をＩＣ化し
た際の回路構成を示す図である。 図において、１はウインドウコンパレータ、Ｖ２，
Ｖ３，Ｖ４は基準電圧源、１３はコンデンサである。
理的構成を示す回路図、第２図は従来の同期信号処理回
路を示す回路図、第３図は従来例の各点の電圧波形を示
す図で、第３図(a)は入力同期信号が１ＶP-Pのときの波
形図、第３図(b)は５ＶP-Pのときの波形図である。第４
図は入力同期信号に対するウインドウコンパレータの入
出力特性を示す図、第５図は第１図の実施例をＩＣ化し
た際の回路構成を示す図である。 図において、１はウインドウコンパレータ、Ｖ２，
Ｖ３，Ｖ４は基準電圧源、１３はコンデンサである。
Claims (2)
- 【請求項１】入力信号電圧が２つの基準電圧の間にある
ときはハイまたはロウをそれ以外のときにはロウまたは
ハイを出力する機能を有し容量結合で入力された入力同
期信号の極性，振幅を一定にするためのウインドウコン
パレータと、 上記入力同期信号の平均電圧をＶ１に設定するための第
１の基準電圧源と、 上記ウインドウコンパレータの２つの基準電圧Ｖ２，Ｖ
３をＶ２＜Ｖ１＜Ｖ３なる関係が成立するように設定す
る第２，第３の基準電圧源とを備えたことを特徴とする
同期信号処理回路。 - 【請求項２】上記ウインドウコンパレータは、２つの差
動増幅器からなり、 該両差動増幅器の一方の差動トランジスタのベースには
結合容量を介して入力同期信号が入力され、 他方の差動トランジスタのベースにはそれぞれ上記第
２，第３の基準電圧源が接続され共通接続されたコレク
タから波形整形された同期信号が出力されることを特徴
とする特許請求の範囲第１項記載の同期信号処理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62080820A JPH0616232B2 (ja) | 1987-03-31 | 1987-03-31 | 同期信号処理回路 |
| KR1019880002362A KR910009557B1 (ko) | 1987-03-31 | 1988-03-07 | 동기신호 처리회로 |
| US07/172,216 US4859872A (en) | 1987-03-31 | 1988-03-23 | Synchronizing signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62080820A JPH0616232B2 (ja) | 1987-03-31 | 1987-03-31 | 同期信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246789A JPS63246789A (ja) | 1988-10-13 |
| JPH0616232B2 true JPH0616232B2 (ja) | 1994-03-02 |
Family
ID=13729075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62080820A Expired - Fee Related JPH0616232B2 (ja) | 1987-03-31 | 1987-03-31 | 同期信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616232B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823458A (ja) * | 1994-07-05 | 1996-01-23 | Nec Corp | 同期検出回路 |
-
1987
- 1987-03-31 JP JP62080820A patent/JPH0616232B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63246789A (ja) | 1988-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |