JPH06161878A - メモリ書込方式 - Google Patents

Abstract

(57)【要約】 【目的】 書込アドレス信号用と書込データ用とでハッ
ファを共用するようにして、必要とするバッファ回路数
を少なくすること。 【構成】 ＲＡＭ１は、予め内容が設定され、実働時に
は、入力信号としてのアドレス信号に応じた所定の出力
を行う。その際、アドレス信号は、外部からトランシー
バ３，Ｄタイプフリップフロップ４を介して、アドレス
入力端子Ａに入力され、出力データは、データ入出力端
子Ｄから出力され、返送ラインＬＢを介して、アドレス
信号が送られてきた元のラインに返送される。ＲＡＭ１
の内容を設定するためにデータ書込を行う時は、外部か
ら書込アドレス信号及び書込データ等を、バッファ５を
介してＲＡＭ１側へ供給するが、その際、バッファ５中
の１つのバッファ回路を書込アドレス信号と書込データ
とで共用し、上記書込アドレス信号は、上記返送ライン
ＬＢ，Ｄタイプフリップフロップ４を介して、上記ＲＡ
Ｍ１のアドレス入力端子Ａに供給するようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、実働時に読み出しで使
われるＲＡＭ（ランダムアクセスメモリ）の内容を予め
設定するためのメモリ書込方式に関するものである。

【０００２】

【従来の技術】実働時に読み出しで使われるＲＡＭの例
としては、例えば、画像データの濃度，色等の変換をす
るためのルックアップテーブルがある。そのようなＲＡ
Ｍは、予めその内容を設定しておき、実働時には、入力
信号として所定のアドレスが与えられると、そのアドレ
スに設定されているデータが読み出される。例えば、入
力信号として画像データの画素濃度を入力すると、その
濃度値に対応するアドレスに設定されている濃度値が出
力され、結果的に画素濃度の変換が行われる。また、画
像メモリから読み出された画像データを、ルックアップ
テーブルに入力し、その濃度，色等を変換してから再び
画像メモリに戻すことにより、画像メモリに格納された
画像データを、変換後の画像データに入れ換えるという
技術がある。

【０００３】図６は、第１従来例の回路図である。図６
において、１はＲＡＭ、２，５はバッファ、３はトラン
シーバ、４はＤタイプフリップフロップである。ＲＡＭ
１は、アドレス入力端子Ａ及びデータ出力端子Ｄをそれ
ぞれｎ本ずつ有している。そして、チップセレクト入力
端子ＣＳ／（／は負論理を示す）をＨ（ハイ）レベルに
すると、ＲＡＭ１は非選択となり、データ出力端子Ｄか
らの出力は高インピーダンスになる。また、チップセレ
クト入力端子ＣＳ／がＬ（ロー）レベルで、ライトイネ
ーブル入力端子ＷＥ／がＨレベルの時、ＲＡＭ１からの
読み出しが行われ、チップセレクト入力端子ＣＳ／がＬ
レベルで、ライトイネーブル入力端子ＷＥ／がＬレベル
の時、ＲＡＭ１への書き込みが行われる。実働時には、
ライトイネーブル入力端子ＷＥ／をＨレベルにして、読
み出しの状態にしておき、ｎビットの入力データＤＩか
らｎビットの出力データＤＯに変換する。

【０００４】バッファ２，５は、イネーブル端子Ｇ／が
Ｌレベルの時、入力端子Ａから出力端子Ｙへスルーとな
り、イネーブル端子Ｇ／がＨレベルの時、出力端子Ｙは
高インピーダンスとなって、それに接続されている他の
回路と切り離されたような状態になる。

【０００５】トランシーバ３は、双方向のバッファで、
方向切換信号入力端子ＤＩＲがＨレベルの時、端子Ａか
ら端子Ｂの方向に信号を通し、方向切換信号入力端子Ｄ
ＩＲがＬレベルの時、端子Ｂから端子Ａの方向に信号を
通す。ただし、イネーブル端子Ｇ／がＨレベルの時は、
端子Ａ，端子Ｂ共高インピーダンスになる。

【０００６】Ｄタイプフリップフロップ４は、クロック
ＣＬＫがＬレベルからＨレベルに変わる時、出力端子Ｑ
の値がその時の入力端子Ｄの値に更新される。ただし、
アウトプットコントロール端子ＯＣ／がＨレベルの時
は、Ｑ出力は高インピーダンスになる。なお、外部から
の入力データＤＩＯ_R やＤＩＯ_W の添字‘Ｒ’，‘Ｗ’
は、それぞれ実働時及び書込時に使用されるデータであ
ることを表している。また、図中‘Ｌ’，‘Ｈ’が付さ
れた端子は、それぞれ常にＬレベル，Ｈレベルに保持さ
れることを意味している。

【０００７】次に、第１従来例の動作を説明する。 （実働時）実働時には、書込モード選択信号ＷＲＭＯＤ
ＥをＬレベルにする。その時、バッファ５のイネーブル
端子Ｇ／は、書込モード選択信号ＷＲＭＯＤＥの極性が
反転されてＨレベルになるので、バッファ５の各出力端
子Ｙは高インピーダンスになる。一方、バッファ２，ト
ランシーバ３のイネーブル端子Ｇ／及びＤタイプフリッ
プフロップ４のアウトプットコントロール端子ＯＣ／
は、書込モード選択信号ＷＲＭＯＤＥがそのまま与えら
れてＬレベルになる。その結果、バッファ２は、各入力
端子Ａから各出力端子Ｙへスルーになる。また、トラン
シーバ３及びＤタイプフリップフロップ４も出力可能状
態になる。

【０００８】ＲＡＭ１のライトイネーブル入力端子ＷＥ
／は、バッファ２を介して常にＨレベルの電位が与えら
れるので、チップセレクト入力端子ＣＳ／がＬレベルに
なれば、読み出しの状態になる。そのチップセレクト入
力端子ＣＳ／の電位は、チップセレクト信号ＣＳ_R ／に
よって決まる。

【０００９】そのような状態で、外部からトランシーバ
３に入力データＤＩＯ_R を入力すると共に、チップセレ
クト信号ＣＳ_R ／をＨレベルにすると、トランシーバ３
は端子Ａから端子Ｂへスルーとなり、入力データＤＩＯ
_R は、Ｄタイプフリップフロップ４の入力端子Ｄに入力
される。その時、Ｄタイプフリップフロップ４のクロッ
ク端子ＣＬＫがＬレベルからＨレベルに変わると、Ｄタ
イプフリップフロップ４の出力端子Ｑの出力ＤＩは、入
力データＤＩＯ_R に更新される。

【００１０】次に、チップセレクト信号ＣＳ_R ／をＬレ
ベルにすると、ＲＡＭ１が読み出しの状態になり、入力
データＤＩＯ_R に応じた出力がＲＡＭ１の出力端子Ｄか
ら出力される。その時、トランシーバ３は、方向切換信
号入力端子ＤＩＲがＬレベルとなっているので、返送ラ
インＬＢを経てトランシーバ３の端子Ｂに与えられるＲ
ＡＭ１の出力ＤＯが、端子Ｂから端子Ａの方向に通って
元のラインに返送される。

【００１１】（ＲＡＭ内容書込時）ＲＡＭ内容書込時に
は、書込モード選択信号ＷＲＭＯＤＥをＨレベルにす
る。その時、バッファ２，トランシーバ３のイネーブル
端子Ｇ／及びＤタイプフリップフロップ４のアウトプッ
トコントロール端子ＯＣ／は、Ｈレベルになるので、そ
れらの出力端子は全て高インピーダンスになる。一方、
バッファ５のイネーブル端子Ｇ／は、書込モード選択信
号ＷＲＭＯＤＥの極性が反転されて与えられ、Ｌレベル
になる。その結果、バッファ５は、各入力端子Ａから各
出力端子Ｙへスルーになる。

【００１２】そのような状態で、バッファ５を介してＲ
ＡＭ１のアドレス入力端子Ａ及びデータ入出力端子Ｄに
データＤＩ_W 及びデータＤＩＯ_W を入力しておき、チッ
プセレクト信号ＣＳ_W ／を一時的にＬレベルにすると、
データＤＩ_W で指定されるアドレスにデータＤＩＯ_W が
書き込まれる。

【００１３】次に、２枚の画像データを合成するような
場合等に有効な、複数の入力データをＲＡＭ１のアドレ
ス入力端子Ａに供給する例を示す。図７は、第２従来例
の回路図である。符号は、図６のものに対応し、６はＤ
タイプフリップフロップである。この第２従来例では、
ＲＡＭ１のアドレス入力端子は２ｎ本あり、ＡＵはアド
レス上位入力端子，ＡＬはアドレス下位入力端子であ
る。

【００１４】次に、第２従来例の動作を説明する。 （実働時）実働時には、書込モード選択信号ＷＲＭＯＤ
ＥをＬレベルにする。その時、バッファ５のイネーブル
端子Ｇ／は、書込モード選択信号ＷＲＭＯＤＥの極性が
反転されてＨレベルになるので、バッファ５の各出力端
子Ｙは高インピーダンスになる。一方、バッファ２，ト
ランシーバ３のイネーブル端子Ｇ／及びＤタイプフリッ
プフロップ４，６のアウトプットコントロール端子ＯＣ
／は、書込モード選択信号ＷＲＭＯＤＥがそのまま与え
られてＬレベルになる。その結果、バッファ２は、各入
力端子Ａから各出力端子Ｙへスルーになる。また、トラ
ンシーバ３及びＤタイプフリップフロップ４，６も出力
可能状態になる。

【００１５】ＲＡＭ１のライトイネーブル入力端子ＷＥ
／は、バッファ２を介して常にＨレベルの電位が与えら
れるので、チップセレクト入力端子ＣＳ／がＬレベルに
なれば、読み出しの状態になる。そのチップセレクト入
力端子ＣＳ／の電位は、チップセレクト信号ＣＳ_R ／に
よって決まる。

【００１６】そのような状態で、外部から入力データＤ
ＩＯ_R をトランシーバ３に入力すると共に、チップセレ
クト信号ＣＳ_R ／をＨレベルにすると、トランシーバ３
は端子Ａから端子Ｂへスルーとなり、入力データＤＩＯ
_R は、Ｄタイプフリップフロップ４の入力端子Ｄに入力
される。その時、Ｄタイプフリップフロップ４のクロッ
ク端子ＣＬＫがＬレベルからＨレベルに変わると、Ｄタ
イプフリップフロップ４の出力端子Ｑの出力ＤＩは、入
力データＤＩＯ_R に更新される。

【００１７】次に、外部から次の入力データＤＩＯ_R を
印加し、チップセレクト信号ＣＳ_R／をＨレベルにする
と、トランシーバ３は端子Ａから端子Ｂへスルーとな
り、データＤＩＯ_R は、Ｄタイプフリップフロップ４の
入力端子Ｄに入力される。また、その前のデータはＤタ
イプフリップフロップ４に保持されている。その時、Ｄ
タイプフリップフロップ４，６のクロック端子ＣＬＫが
ＬレベルからＨレベルに変わると、Ｄタイプフリップフ
ロップ６，４の出力端子Ｑの出力は、それぞれ前のデー
タ及びその次のデータに更新される。

【００１８】次に、チップセレクト信号ＣＳ_R ／をＬレ
ベルにすると、ＲＡＭ１が読み出しの状態になり、前の
データ及びその次のデータで指定される上位アドレス及
び下位アドレスで指定されるアドレスに設定されている
データがＲＡＭ１の出力端子Ｄから出力される。その
時、トランシーバ３は、方向切換信号入力端子ＤＩＲが
Ｌレベルとなっているので、返送ラインＬＢを経てトラ
ンシーバ３の端子Ｂに与えられるＲＡＭ１の出力ＤＯが
端子Ｂから端子Ａの方向に通って、元のラインに返送さ
れる。

【００１９】（ＲＡＭ内容書込時）ＲＡＭ内容書込時に
は、書込モード選択信号ＷＲＭＯＤＥをＨレベルにす
る。その時、バッファ２，トランシーバ３のイネーブル
端子Ｇ／及びＤタイプフリップフロップ４，６のアウト
プットコントロール端子ＯＣ／は、Ｈレベルになるの
で、それらの出力端子は全て高インピーダンスになる。
一方、バッファ５のイネーブル端子Ｇ／は、書込モード
選択信号ＷＲＭＯＤＥの極性が反転されて与えられ、Ｌ
レベルになる。その結果、バッファ５は、各入力端子Ａ
から各出力端子Ｙへスルーになる。

【００２０】そのような状態で、バッファ５を介してＲ
ＡＭ１の上位アドレス入力端子ＡＵ，下位アドレス入力
端子ＡＬ及びデータ入出力端子ＤにデータＤＩＵ_W,ＤＩ
_W 及びデータＤＩＯ_W を入力しておき、チップセレクト
信号ＣＳ_W ／を一時的にＬレベルにすると、データＤＩ
Ｕ_W,ＤＩ_W で指定されるアドレスにデータＤＩＯ_W が書
き込まれる。

【００２１】この第２従来例を２枚の画像データの合成
に適用する場合、外部の画像メモリ（図示せず）に２枚
の画像データを格納しておき、１回目の入力では１枚の
画像の、或る画素のデータを入力し、２回目には他の１
枚の画像の、対応する画素のデータを入力する。ルック
アップテーブルとしてのＲＡＭ１の内容としては、例え
ば、２画素の内、濃度値の大きい方を出力するか、２画
素の濃度値の和を出力するように設定する。

【００２２】

【発明が解決しようとする課題】しかしながら、前記し
た従来の技術では、ＲＡＭ１にデータを書き込むのに、
ＲＡＭ１のデータ入出力端子Ｄとアドレス入力端子Ａと
に、別々の経路でデータを供給するので、バッファ５に
２ｎ回路，３ｎ回路というように多数のバッファ回路が
必要になるという問題点があった。バッファ回路が多く
なるとＩＣ数あるいはＩＣの端子数が多くなり、コスト
アップになる。本発明は、以上のような問題点を解決す
ることを課題とするものである。

【００２３】

【課題を解決するための手段】前記課題を解決するた
め、本発明では、予め内容が設定され、実働時には、入
力されたアドレス信号に応じた所定の出力を行うＲＡＭ
と、該ＲＡＭの出力データを上記アドレス信号が送られ
てきた元のラインに返送する返送ラインと、該ＲＡＭへ
のデータ書込時に、該ＲＡＭの書込制御信号，書込アド
レス信号及び書込データを外部からＲＡＭ側へ供給する
バッファとを有するデータ処理装置のメモリ書込方式に
おいて、上記書込アドレス信号を、上記返送ラインを介
して、上記ＲＡＭのアドレス入力端子に供給することと
した。

【００２４】

【作 用】ＲＡＭの内容を設定するためのデータを書
き込む際に、データ書込先のアドレスを指定するための
書込アドレス信号を、ＲＡＭの出力データを元のライン
に返送するための返送ラインを介してＲＡＭのアドレス
入力端子に供給し、書込アドレス信号をＲＡＭの書込デ
ータと同じ経路を使って入力する。そのため、バッファ
は、書込アドレス信号用と書込データ用とで共用するこ
とができるので、その分バッファ回路が少なくて済む。

【００２５】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、第１実施例の概要を示す回路図で
ある。符号は、図６のものに対応している。第１実施例
の回路は、図６に示す第１従来例のものと比較して、書
込アドレス信号を外部からＲＡＭ１のアドレス入力端子
Ａへ供給するｎ回路のバッファ回路が削除され、Ｄタイ
プフリップフロップ４のアウトプットコントロール入力
端子ＯＣ／が常にＬレベルに固定されている点で相違し
ている。

【００２６】図２は、ＲＡＭ書込時に必要な各信号を供
給するための回路図である。図２において、１０はＣＰ
Ｕ、１１は一致検出回路、１２はデコーダ、１３はモー
ドレジスタである。ＣＰＵ１０からの出力信号の内、Ａ
００〜ＡＸＸはＡ００を最下位とするアドレス、Ｄ００
〜Ｄ（ｎ−１）はｎ本のデータ、ＷＲ／は書き込み時に
Ｌレベルになる信号、ＤＳ／はアドレスＡ００〜ＡＸ
Ｘ，データＤ００〜Ｄ（ｎ−１）及び信号ＷＲ／が有効
な期間中にＬレベルになるデータストローブである。Ｄ
ＴＡＣＫ／はＣＰＵ１０への応答確認信号である。

【００２７】一致検出回路１１は、ベースアドレスＡ０
２〜ＡＸＸが、この回路に割り当てられたアドレス値に
等しく、かつ、信号ＷＲ／，データストローブＤＳ／
が、Ｌレベルの時にＬレベルの応答確認信号ＤＴＡＣＫ
／を出力する。デコーダ１２の出力Ｙ０〜Ｙ２は、イネ
ーブル端子Ｇ／がＬレベルの時で、端子Ａ，Ｂが共にＬ
レベルの時、出力Ｙ０がＨレベル、端子Ａ，端子Ｂがそ
れぞれＨレベル，Ｌレベルの時、出力Ｙ１がＨレベル、
端子Ａ，端子ＢがそれぞれＬレベル，Ｈレベルの時、出
力Ｙ２がＨレベルになる。ただし、イネーブル端子Ｇ／
がＨレベルの時は、端子Ａ，端子Ｂの電位に関係なく、
出力Ｙ０〜Ｙ２はＬレベルとなる。

【００２８】モードレジスタ１３は、Ｄタイプフリップ
フロップで構成され、ＭＲ書込信号ＷＲＭＲ（デコーダ
１２の出力Ｙ０）の立ち上がりで書込モード選択信号Ｗ
ＲＭＯＤＥをデータの最下位ビットＤ００の値に更新す
る。データＤ００〜Ｄ（ｎ−１）は、図１のバッファ５
にデータＤＩＯ_W として供給される。また、デコーダ１
２の出力Ｙ１は、図１のバッファ５に信号ＣＬＫ_W とし
て供給され、出力Ｙ２は、極性を反転してから同じく信
号ＣＳ_W ／として供給される。

【００２９】次に、第１実施例の動作を説明する。実働
時の動作は、図６に示す第１従来例と同様であるので説
明を省略し、ＲＡＭ書込時における図１及び図２の回路
の動作を、ＲＡＭの６番地と７番地のみに書き込みを行
う場合を例にして、図３のタイミングチャートを参照し
ながら説明する。なお、図３の上部に付した（１），
（２），・・・，（６）の番号は、次の各項に対応して
いる。

【００３０】（１）まず、一致検出回路１１のベースア
ドレス値＋０番地に奇数データの書込動作を行う。すな
わち、ＣＰＵ１０からベースアドレスＡ０２〜ＡＸＸを
一致検出回路１１に割り当てられたアドレス値にし、ア
ドレスの最下位２ビットＡ００，Ａ０１を共に「０」
（Ｌレベル）にしたアドレス値を出力し、それと同時に
Ｄ００が「１」であるデータＤ００〜Ｄ（ｎ−１）を出
力する。その結果、モードレジスタ１３の入力端子Ｄに
Ｈレベルの信号が与えられると共に、デコーダ１２の出
力Ｙ０がＬレベルからＨレベルに変わってＭＲ書込信号
ＷＲＭＲが立ち上がり、書込モード選択信号ＷＲＭＯＤ
ＥがＨレベルになる。

【００３１】その結果、バッファ５が入力端子Ａから出
力端子Ｙへスルーになって、データＤＩＯ_W が返送ライ
ンＬＢを経由してＤタイプフリップフロップ４の入力端
子Ｄへ与えられ、信号ＣＬＫ_W がＤタイプフリップフロ
ップ４のクロック入力端子ＣＬＫへ与えられる。また、
Ｌレベル電位がＲＡＭ１のライトイネーブル入力端子Ｗ
Ｅ／へ与えられ、信号ＣＳ_W ／がＲＡＭ１のチップセレ
クト入力端子ＣＳ／へ与えられる。その時、デコーダ１
２の入力端子Ａ，Ｂは、上記アドレスの最下位２ビット
Ａ００，Ａ０１によって、共にＬレベルであるからデコ
ーダ１２の出力Ｙ１，Ｙ２は共にＬレベルである。その
ため、信号ＣＬＫ_W はＬレベル、信号ＣＳ_W ／は極性が
反転してＨレベルである。

【００３２】（２）次に、一致検出回路１１のベースア
ドレス値＋１番地にＲＡＭ１の書込アドレス値「６」の
書込動作を行う。すなわち、ベースアドレスＡ０２〜Ａ
ＸＸは変えずに、アドレスの最下位２ビットＡ００，Ａ
０１をそれぞれ「１」（Ｈレベル），「０」（Ｌレベ
ル）にしたアドレス値を出力し、それと同時にデータＤ
００〜Ｄ（ｎ−１）として、「６」を出力する。その
時、デコーダ１２の入力端子Ａ，Ｂは、上記アドレスの
最下位２ビットＡ００，Ａ０１によって、それぞれＨレ
ベル，Ｌレベルである。そのため、デコーダ１２の出力
Ｙ１、すなわち、信号ＣＬＫ_W がＨレベルに変わり、Ｄ
タイプフリップフロップ４のクロック入力端子ＣＬＫが
ＬレベルからＨレベルに変わる。その結果、ＣＰＵ１０
から出力された書込アドレス値「６」が、Ｄタイプフリ
ップフロップ４に信号ＤＩとしてセットされ、ＲＡＭ１
のアドレス入力端子Ａに供給される。

【００３３】（３）次に、一致検出回路１１のベースア
ドレス値＋２番地にＲＡＭ１の書込データＤ６の書込動
作を行う。すなわち、ベースアドレスＡ０２〜ＡＸＸは
そのままで、アドレスの最下位２ビットＡ００，Ａ０１
をそれぞれ「０」（Ｌレベル），「１」（Ｈレベル）に
したアドレス値を出力し、それと同時にデータＤ００〜
Ｄ（ｎ−１）として、ＲＡＭ１への書込データＤ６を出
力する。その時、デコーダ１２の入力端子Ａ，Ｂは、上
記アドレスの最下位２ビットＡ００，Ａ０１によって、
それぞれＬレベル，Ｈレベルである。そのため、デコー
ダ１２の出力Ｙ２がＨレベルに変わって、信号ＣＳ_W ／
がＬレベルに変わり、ＲＡＭ１のチップセレクト入力端
子ＣＳ／が、ＨレベルからＬレベルに変わり、ＲＡＭ１
のＤタイプフリップフロップ４にセットされている書込
アドレス値である６番地に、ＣＰＵ１０からの書込デー
タＤ６が書き込まれる。

【００３４】（４）（２）と同様にして、書込アドレス
値「７」をＤタイプフリップフロップ４に信号ＤＩとし
てセットし、ＲＡＭ１のアドレス入力端子Ａに供給す
る。 （５）（３）と同様にして、７番地にＣＰＵ１０からの
書込データＤ７を書き込む。 （６）実働時に備えて、一致検出回路１１のベースアド
レス値＋０番地に偶数データ（Ｄ００が「０」）の書込
動作を行う。その結果、モードレジスタ１３の入力端子
ＤにＬレベルの信号が与えられると共に、デコーダ１２
の出力Ｙ０がＬレベルからＨレベルに変わってＭＲ書込
信号ＷＲＭＲが立ち上がり、書込モード選択信号ＷＲＭ
ＯＤＥがＬレベルになる。

【００３５】図４は、第２実施例の概要を示す回路図で
ある。符号は、図７のものに対応している。第２実施例
は、図７に示す第２従来例と比較して、書込アドレス信
号を外部からＲＡＭ１のアドレス上位入力端子ＡＵ，ア
ドレス下位入力端子ＡＬへ供給する２ｎ回路のバッファ
回路が削除され、Ｄタイプフリップフロップ４，６のア
ウトプットコントロール入力端子ＯＣ／が常にＬレベル
に固定されている点でのみ相違している。

【００３６】実働時の動作は、図７に示す第２従来例と
同様である。ＲＡＭ書込時には、ＲＡＭ１のアドレス上
位入力端子ＡＵ，アドレス下位入力端子ＡＬ共返送ライ
ンＬＢを経由してそれぞれのアドレス値を入力する。こ
の回路に各信号を供給する回路は、第１実施例と同様、
図２に示す回路を用いる。ただし、ＲＡＭ１へのデータ
書き込み毎に、ＣＰＵから一致検出回路１１のベースア
ドレス値＋１番地への書込動作を２回続けて行い、２個
のＤタイプフリップフロップ４，６にそれぞれ下位アド
レス値及び上位アドレス値のセットが必要である。

【００３７】第２実施例においてＲＡＭ１へ１つのデー
タを書き込む場合のタイミングチャートは図５のように
なる。 （１）第１実施例における（１）と同様である。 （２）第１実施例における（２）と同様である。この
時、Ｄタイプフリップフロップ４に上位アドレス値が信
号ＤＩとしてセットされる。 （３）第１実施例における（２）と同様の動作を繰り返
す。この時、Ｄタイプフリップフロップ４に下位アドレ
ス値が信号ＤＩとしてセットされ、Ｄタイプフリップフ
ロップ６に上位アドレス値が信号ＤＩＵとしてセットさ
れる。 （４）第１実施例における（３）と同様である。Ｄタイ
プフリップフロップ６にセットされている上位アドレス
値と、Ｄタイプフリップフロップ４にセットされている
下位アドレス値で決まるＲＡＭ１の番地に書込データが
書き込まれる。

【００３８】なお、上記第１実施例，第２実施例におい
ては、ＲＡＭ１の１個あるいは２個の番地にのみデータ
書込を行う場合を示したが、番地を最初から順次指定し
ていくことにより、ＲＡＭ１の全ての番地にデータ書込
を行うようにすることもできる。

【００３９】

【発明の効果】以上述べた如く、本発明のメモリ書込方
式によれば、返送ラインを介してＲＡＭのアドレス入力
端子に供給し、書込アドレス信号をＲＡＭの書込データ
と同じ経路を使って入力するので、バッファは、書込ア
ドレス信号用と書込データ用とで共用することができ、
その分バッファ回路が少なくて済む。そのため、バッフ
ァ回路用のＩＣ数あるいはＩＣの端子数が少なくて済む
ようになって、コストダウンが可能となる。

【図面の簡単な説明】

【図１】 第１実施例の概要を示す回路図

【図２】 ＲＡＭ書込時に必要な各信号を供給するため
の回路図

【図３】 第１実施例におけるＲＡＭ書込時のタイミン
グチャート

【図４】 第２実施例の概要を示す回路図

【図５】 第２実施例におけるＲＡＭ書込時のタイミン
グチャート

【図６】 第１従来例の回路図

【図７】 第２従来例の回路図

【符号の説明】

１…ＲＡＭ、２，５…バッファ、３…トランシーバ、
４，６，１３…Ｄタイプフリップフロップ、１０…ＣＰ
Ｕ、１１…一致検出回路、１２…デコーダ、１３…モー
ドレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 予め内容が設定され、実働時には、入力
   されたアドレス信号に応じた所定の出力を行うＲＡＭ
   と、該ＲＡＭの出力データを上記アドレス信号が送られ
   てきた元のラインに返送する返送ラインと、該ＲＡＭへ
   のデータ書込時に、該ＲＡＭの書込制御信号，書込アド
   レス信号及び書込データを外部からＲＡＭ側へ供給する
   バッファとを有するデータ処理装置のメモリ書込方式に
   おいて、上記書込アドレス信号を、上記返送ラインを介
   して、上記ＲＡＭのアドレス入力端子に供給するように
   したことを特徴とするメモリ書込方式。