JPH06151433A - Semiconductor device and manufacture thereof - Google Patents
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- JPH06151433A JPH06151433A JP31645092A JP31645092A JPH06151433A JP H06151433 A JPH06151433 A JP H06151433A JP 31645092 A JP31645092 A JP 31645092A JP 31645092 A JP31645092 A JP 31645092A JP H06151433 A JPH06151433 A JP H06151433A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、半導体基板上の不純物拡散領域と
絶縁層上の配線層とを接続するためのコンタクトホール
を多結晶シリコンで埋め込むコンタクト構造とその製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a contact in which a contact hole for connecting an impurity diffusion region on a semiconductor substrate and a wiring layer on an insulating layer is filled with polycrystalline silicon. The present invention relates to a structure and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】半導体装置の微細化、高集積化が進むに
つれ、不純物拡散領域はその平面的形状に高い精度が要
求されるようになってきており、またその接合深さも次
第に浅くなってきている。そのため、コンタクトホール
内を高不純物濃度多結晶シリコンで埋め込む接続手段で
は、この多結晶シリコンからの不純物拡散が、既に形成
されている不純物拡散層の下へ突き抜けて行われたり、
あるいはその不純物拡散層の平面的形状を変化させたり
する問題を起こす。2. Description of the Related Art With the progress of miniaturization and high integration of semiconductor devices, the impurity diffusion region is required to have a high precision in its planar shape, and the junction depth thereof is gradually becoming shallow. There is. Therefore, in the connecting means that fills the contact hole with high-impurity-concentration polycrystalline silicon, the impurity diffusion from this polycrystalline silicon is performed by penetrating below the already-formed impurity diffusion layer,
Alternatively, it causes a problem that the planar shape of the impurity diffusion layer is changed.
【０００３】この点に対処するものとして、図３に示す
手法が、特開平１−１２５２６号公報において提案され
ている。この手法では、まずｐ型シリコン基板３０１上
に、ゲート酸化膜３０２、ｎ型領域３０３、ゲート電極
３０５、および側壁絶縁層３０４により構成されるＬＤ
Ｄ型ｎチャネルＭＯＳトランジスタを形成し、その上に
全面的に層間絶縁層３０６を形成した後、フォトリソグ
ラフィ技術により所望の位置にコンタクトホールを開孔
する［図３の（ａ）］。To deal with this point, the method shown in FIG. 3 has been proposed in Japanese Patent Laid-Open No. 12526/1989. In this method, first, an LD formed by a gate oxide film 302, an n-type region 303, a gate electrode 305, and a sidewall insulating layer 304 on a p-type silicon substrate 301.
After forming a D-type n-channel MOS transistor and forming an interlayer insulating layer 306 on the entire surface thereof, a contact hole is formed at a desired position by a photolithography technique [(a) of FIG. 3].
【０００４】次に、ＬＰＣＶＤ法により、コンタクトホ
ールの内部を埋めるに十分な膜厚のノンドープ多結晶シ
リコン層３０７を堆積し［図３の（ｂ）］、続いて、ノ
ンドープ多結晶シリコン層３０７を全面的にエッチバッ
クし、コンタクトホール内のみにノンドープ多結晶シリ
コン層３０７を残存させる［図３の（ｃ）］。Next, a non-doped polycrystalline silicon layer 307 having a film thickness sufficient to fill the inside of the contact hole is deposited by the LPCVD method [FIG. 3 (b)], and then the non-doped polycrystalline silicon layer 307 is formed. The entire surface is etched back to leave the non-doped polycrystalline silicon layer 307 only in the contact hole [(c) of FIG. 3].
【０００５】不純物を高濃度にドープしたドープト多結
晶シリコン層３０８を堆積し、続いて熱処理を行ってド
ープト多結晶シリコン層３０８およびｎ型領域３０３を
不純物源としてノンドープ多結晶シリコン層３０７へ、
不純物を熱拡散させる［図３の（ｄ）］。A doped polycrystalline silicon layer 308 doped with a high concentration of impurities is deposited, followed by heat treatment to use the doped polycrystalline silicon layer 308 and the n-type region 303 as an impurity source to form a non-doped polycrystalline silicon layer 307.
The impurities are thermally diffused [(d) in FIG. 3].
【０００６】その後、例えば高融点金属シリサイドを全
面に堆積し、高融点金属シリサイド層と上述のドープト
多結晶シリコン３０８との積層体をフォトリソグラフィ
技術によりパターニングして配線層を得る。After that, for example, a refractory metal silicide is deposited on the entire surface, and a laminated body of the refractory metal silicide layer and the above-mentioned doped polycrystalline silicon 308 is patterned by a photolithography technique to obtain a wiring layer.
【０００７】この手法によれば、ｎ型領域３０３へコン
タクトホール内の多結晶シリコンを拡散源とする拡散が
行われることがないから、ｎ型領域３０３の形状が変化
することがなくなり、ｎ型領域の形状変化によってもた
らされるトランジスタ特性の悪化を回避することができ
る。According to this method, since diffusion using the polycrystalline silicon in the contact hole as a diffusion source is not performed on the n-type region 303, the shape of the n-type region 303 is not changed, and the n-type region 303 is not changed. It is possible to avoid the deterioration of transistor characteristics caused by the shape change of the region.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来の手法で
は、コンタクトホール内に埋め込んだ多結晶シリコンの
電気抵抗が十分に低くはならない。例えば、図３の
（ｄ）において、ドープト多結晶シリコン層３０８とし
て１０20cm-3オーダーのリンを含む多結晶シリコンを用
い、熱処理によりノンドープ多結晶シリコン層３０７へ
リンを拡散しても、リンの総量が一定であるので、ノン
ドープ多結晶シリコンのリン濃度は１０19cm-3オーダー
が限度であり、コンタクトホール内の多結晶シリコン層
の抵抗率は、数十ｍΩ・cmオーダーまでしか低下しな
い。In the above-mentioned conventional method, the electric resistance of the polycrystalline silicon embedded in the contact hole is not sufficiently low. For example, in FIG. 3D, even if phosphorus is diffused into the non-doped polycrystalline silicon layer 307 by heat treatment using polycrystalline silicon containing phosphorus of 10 20 cm −3 order as the doped polycrystalline silicon layer 308, , The phosphorus concentration of the non-doped polycrystalline silicon is limited to the order of 10 19 cm −3 , and the resistivity of the polycrystalline silicon layer in the contact hole drops only to the order of several tens mΩ · cm. .
【０００９】図４に、多結晶シリコンの抵抗率と、その
抵抗率の多結晶シリコンを深さ１μｍのコンタクトホー
ル内に埋め込んだ場合のコンタクトホール内の電気抵抗
との関係を示す。例えば、抵抗率２０ｍΩ・cmの多結晶
シリコンが、０．８μｍ角のコンタクトホール内に埋め
込まれている場合、コンタクトホール部の抵抗は３８０
Ωとなる。FIG. 4 shows the relationship between the resistivity of polycrystalline silicon and the electrical resistance in the contact hole when the polycrystalline silicon having that resistivity is embedded in the contact hole having a depth of 1 μm. For example, when polycrystalline silicon having a resistivity of 20 mΩ · cm is embedded in a 0.8 μm square contact hole, the resistance of the contact hole is 380.
It becomes Ω.
【００１０】３８０Ωという値は、例えばシート抵抗１
０Ω／□の高融点金属シリサイド配線を幅１μｍで長さ
３８μｍに形成した場合の抵抗値に匹敵し、動作高速化
に対する阻害要因となる。特に、ｎ型領域を複数個直列
に接続する回路構成をとる半導体装置にあっては、各コ
ンタクトホールの抵抗が直列に付加されることになり、
デバイス全体の性能が悪影響を受ける。The value of 380Ω is, for example, the sheet resistance 1
This is comparable to the resistance value when a 0 Ω / □ high-melting-point metal silicide wiring is formed with a width of 1 μm and a length of 38 μm, which becomes an obstacle to speeding up the operation. In particular, in a semiconductor device having a circuit configuration in which a plurality of n-type regions are connected in series, the resistance of each contact hole is added in series,
The performance of the entire device is adversely affected.
【００１１】而して、ノンドープ多結晶シリコン層の抵
抗率を低下させる手段として、図３の（ｄ）の状態でド
ープト多結晶シリコン層３０８の表面から気相拡散法に
より、リンを熱拡散することが考えられる。しかし、多
結晶シリコン中では、結晶粒界に沿ってリンが速く拡散
されるため、ノンドープ多結晶シリコン層の抵抗率が十
分に低下しないうちに、ｎ型領域３０３にリンが供給さ
れる。その結果、ｎ型領域３０３の接合深さｘj より深
くリンが拡散したりあるいはゲート電極３０５の下部ま
でリンが拡散したりする現象が起こり、トランジスタ性
能に悪影響が及ぼされる。これを避けるためには上記現
象が生じない範囲で熱拡散を停止しなければならないこ
とになり、結局、ノンドープ多結晶シリコンの抵抗率を
数十ｍΩ・cmまでにしか低下させられないことになる。As a means for lowering the resistivity of the non-doped polycrystalline silicon layer, phosphorus is thermally diffused from the surface of the doped polycrystalline silicon layer 308 in the state of FIG. 3D by the vapor phase diffusion method. It is possible. However, in polycrystalline silicon, phosphorus is rapidly diffused along the grain boundaries, so that phosphorus is supplied to the n-type region 303 before the resistivity of the non-doped polycrystalline silicon layer is sufficiently reduced. As a result, a phenomenon occurs in which phosphorus diffuses deeper than the junction depth x j of the n-type region 303 or diffuses to the lower part of the gate electrode 305, which adversely affects the transistor performance. In order to avoid this, it is necessary to stop the thermal diffusion within the range where the above phenomenon does not occur, and eventually the resistivity of non-doped polycrystalline silicon can be reduced to only tens of mΩ · cm. .
【００１２】よって、本発明の目的とするところは、コ
ンタクトホール内の多結晶シリコン層から拡散領域への
不純物拡散を防止しつつコンタクトホール内の抵抗を十
分に低下させることのできるコンタクト構造を提案する
こと及びその製造方法を提案することである。Therefore, an object of the present invention is to propose a contact structure capable of sufficiently reducing the resistance in the contact hole while preventing the impurity diffusion from the polycrystalline silicon layer in the contact hole to the diffusion region. And to propose a manufacturing method thereof.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置は、
表面領域内に不純物拡散領域を有する半導体基板と、前
記半導体基板の表面上を覆い、前記不純物拡散領域上に
該不純物拡散領域の表面を露出させるコンタクトホール
が開孔されている絶縁層と、前記コンタクトホールの側
壁および底面を覆うノンドープまたは低不純物濃度の多
結晶シリコン層と、前記多結晶シリコン層の表面に形成
された拡散バリア薄層と、前記拡散バリア薄層上を覆
い、前記コンタクトホールを埋め込むように形成された
高不純物濃度の多結晶シリコン層と、前記絶縁層上に延
在し、前記コンタクトホール内の各多結晶シリコン層を
介して前記不純物拡散領域と接続されている配線層と、
を具備している。The semiconductor device of the present invention comprises:
A semiconductor substrate having an impurity diffusion region in a surface region; an insulating layer covering a surface of the semiconductor substrate and having a contact hole formed on the impurity diffusion region to expose a surface of the impurity diffusion region; A non-doped or low-impurity concentration polycrystalline silicon layer that covers the sidewalls and bottom surface of the contact hole, a diffusion barrier thin layer formed on the surface of the polycrystalline silicon layer, and the diffusion barrier thin layer is covered to cover the contact hole. A high-impurity-concentration polycrystalline silicon layer formed so as to be embedded, and a wiring layer extending on the insulating layer and connected to the impurity diffusion region through each polycrystalline silicon layer in the contact hole ,
It is equipped with.
【００１４】また、その製造方法は、表面領域内に不純
物拡散領域を有する半導体基板上に、前記不純物拡散領
域上にコンタクトホールを有する絶縁層を形成する工程
と、前記コンタクトホールの側壁および底面を覆うノン
ドープまたは低不純物濃度の多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層の表面に酸素含有多結
晶シリコン層を形成する工程と、前記酸素含有多結晶シ
リコン層上に前記コンタクトホール内を完全に埋め込む
厚さの高不純物濃度の多結晶シリコン層を形成する工程
と、エッチバックを行い、前記高不純物濃度の多結晶シ
リコン層を前記コンタクトホール内のみに残存させる工
程と、前記絶縁層上に延在し、前記コンタクトホール内
の多結晶シリコン層を介して前記不純物領域と接続され
た配線を形成する工程と、を含んでいる。Further, the manufacturing method thereof includes a step of forming an insulating layer having a contact hole on the impurity diffusion region on a semiconductor substrate having an impurity diffusion region in the surface region, and a sidewall and a bottom surface of the contact hole. Forming a non-doped or low-impurity-concentration polycrystalline silicon layer to cover, a step of forming an oxygen-containing polycrystalline silicon layer on the surface of the polycrystalline silicon layer, and the inside of the contact hole on the oxygen-containing polycrystalline silicon layer A step of forming a high-impurity-concentration polycrystalline silicon layer having a thickness that completely fills the insulating layer, a step of performing etch-back to leave the high-impurity-concentration polycrystalline silicon layer only in the contact hole, and the insulating layer A wiring is formed that extends upward and is connected to the impurity region via the polycrystalline silicon layer in the contact hole. And it includes a degree, the.
【００１５】[0015]
【作用】本発明の半導体装置では、コンタクトホール内
において、高不純物濃度の多結晶シリコンとシリコン基
板の間に、酸素含有層（数原子層のＳｉＯX 膜）および
ノンドープまたは低不純物濃度の多結晶シリコンが付加
されており、このことにより、高不純物濃度の多結晶シ
リコンからシリコン基板への不純物の拡散速度を大幅に
低下させることができる。これは、不純物の拡散が酸素
含有層を通過する速度により律速される現象に基づいて
おり、多結晶シリコンにおける結晶粒界に沿った不純物
の速い拡散を防止することができる。In the semiconductor device of the present invention, in the contact hole, between the high impurity concentration polycrystalline silicon and the silicon substrate, the oxygen-containing layer (several atomic layers of SiO x film) and the non-doped or low impurity concentration polycrystalline layer are formed. Since silicon is added, the diffusion rate of impurities from polycrystalline silicon having a high impurity concentration to the silicon substrate can be significantly reduced. This is based on the phenomenon that the diffusion of impurities is limited by the speed of passing through the oxygen-containing layer, and it is possible to prevent the rapid diffusion of impurities along the crystal grain boundaries in polycrystalline silicon.
【００１６】この酸素含有多結晶シリコン層は、下地の
ノンドープまたは低不純物濃度の多結晶シリコン層の表
面に存在するシリコン不飽和結合手に酸素原子を結合さ
せた程度なので、電気的絶縁性はほとんど観察されな
い。また、ノンドープまたは低不純物濃度多結晶シリコ
ン層は、基板上の不純物拡散領域から不純物拡散を受け
また僅かながら高不純物濃度多結晶シリコン層から不純
物拡散を受けて低抵抗化されるが、その不純物濃度が１
０19cm-3オーダーまでしか上がらないとしてもこの膜自
体薄く形成されているため、この膜が存在していてもコ
ンタクトホール内全体の抵抗を大きく増大させることに
はならない。結局コンタクトホール内の抵抗は、コンタ
クトホール内を大部分（体積比で例えば８０％以上）埋
め込む高不純物濃度の多結晶シリコンにより実質的に決
定されることになり、コンタクトホール内の内部抵抗の
低抵抗化を実現できる。Since this oxygen-containing polycrystalline silicon layer has oxygen atoms bonded to silicon unsaturated bonds existing on the surface of the underlying non-doped or low impurity concentration polycrystalline silicon layer, it has almost no electrical insulation. Not observed. Further, the non-doped or low-impurity-concentration polycrystalline silicon layer undergoes impurity diffusion from the impurity-diffused region on the substrate and is slightly diffused from the high-impurity-concentrated polycrystalline silicon layer to reduce its resistance. Is 1
Even if the film thickness is only up to the order of 0 19 cm -3, since the film itself is formed thinly, the existence of this film does not significantly increase the resistance in the entire contact hole. Eventually, the resistance in the contact hole is substantially determined by the high-impurity-concentration polycrystalline silicon that occupies most of the contact hole (for example, 80% or more in volume ratio), and the internal resistance in the contact hole is low. Resistance can be realized.
【００１７】[0017]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）乃至（ｄ）は、本発明の第１
の実施例の製造方法を示す工程断面図である。この実施
例の半導体装置を作製するために、まずｐ型シリコン基
板１０１上に、ゲート酸化膜１０２、ｎ型領域１０３、
側壁絶縁層１０４およびゲート電極１０５により構成さ
れるｎチャネルＭＯＳトランジスタ等の機能素子を形成
し、しかる後、ＣＶＤ法により膜厚１００ｎｍのＳｉＯ
2 層および膜厚８００ｎｍのＢＰＳＧ層を形成し、熱処
理を行って層間絶縁層１０６を形成した。次に、フォト
リソグラフィ技術により層間絶縁層１０６に選択的にエ
ッチングを施して所望のｎ型領域１０３の表面を露出さ
せる、０．８μｍ角のコンタクトホールを開孔した［図
１の（ａ）］。Embodiments of the present invention will now be described with reference to the drawings. 1A to 1D show the first embodiment of the present invention.
6A to 6C are process cross-sectional views showing the manufacturing method of the example. In order to manufacture the semiconductor device of this embodiment, first, on the p-type silicon substrate 101, the gate oxide film 102, the n-type region 103,
A functional element such as an n-channel MOS transistor composed of the sidewall insulating layer 104 and the gate electrode 105 is formed, and thereafter, a 100 nm-thick SiO film is formed by the CVD method.
Two layers and a BPSG layer having a thickness of 800 nm were formed, and heat treatment was performed to form an interlayer insulating layer 106. Next, a 0.8 μm square contact hole for exposing the surface of the desired n-type region 103 by selectively etching the interlayer insulating layer 106 by photolithography was opened [(a) of FIG. 1]. .
【００１８】続いて、ＬＰＣＶＤ法により、例えば、６
００℃で、ＰＨ3 を添加しつつＳｉＨ4 を導入し、不純
物濃度１０16cm-3程度の多結晶シリコンを膜厚５０ｎｍ
に成長させて、低不純物濃度多結晶シリコン層１０７を
形成した。そのままの状態でＳｉＨ4 およびＰＨ3 の導
入を停止し、装置内に残留するＳｉＨ4 およびＰＨ3を
排気した。続いて、少量の酸素ガスを導入し、低不純物
濃度多結晶シリコン層１０７の表面に数原子層の酸素含
有層１０８（ＳｉＯX 、０＜Ｘ≦２）を形成した。Then, by the LPCVD method, for example, 6
At 00 ° C., SiH 4 was introduced while adding PH 3, and polycrystalline silicon with an impurity concentration of about 10 16 cm −3 was formed to a film thickness of 50 nm.
Then, a low impurity concentration polycrystalline silicon layer 107 was formed. In that state, introduction of SiH 4 and PH 3 was stopped, and SiH 4 and PH 3 remaining in the apparatus were exhausted. Subsequently, a small amount of oxygen gas was introduced to form an oxygen-containing layer 108 (SiO x , 0 <X ≦ 2) of several atomic layers on the surface of the low impurity concentration polycrystalline silicon layer 107.
【００１９】その状態から酸素ガスの導入を停止し、排
気を行った後、ＳｉＨ4 とＰＨ3 を導入して多結晶シリ
コンを、コンタクトホール部が十分に平坦となる厚さに
成長させて、不純物濃度が１０20cm-3オーダーの高不純
物濃度多結晶シリコン層１０９を形成した［図１の
（ｂ）］。In that state, the introduction of oxygen gas is stopped, the gas is exhausted, and then SiH 4 and PH 3 are introduced to grow polycrystalline silicon to a thickness at which the contact hole portion is sufficiently flat, A high impurity concentration polycrystalline silicon layer 109 having an impurity concentration of the order of 10 20 cm −3 was formed [(b) of FIG. 1].
【００２０】次に、ＨＢｒガスを含むガス系を用いた反
応性イオンエッチングにより、高不純物濃度多結晶シリ
コン層１０９をエッチバックし、平坦部で酸素含有層１
０８が露出したことでエッチングの終点検知を行い、エ
ッチングを停止した［図１の（ｃ）］。ここで、酸素含
有層１０８表面でエッチングを停止させずに層間絶縁層
１０６が露出するまでエッチバックを行ってもデバイス
特性上、直接的な悪影響はないが、酸素含有層１０８ま
で除去した状態［図１の（ｃ）に示す状態］では、コン
タクトホール部において、低不純物濃度多結晶シリコン
層１０７、酸素含有層１０８および高不純物濃度多結晶
シリコン層１０９の３種類の層が表面に露出した状態で
あり、これらを表面平坦性を損なわずにエッチングする
のは、困難であるので、製造上、層間絶縁層１０６上の
低不純物濃度多結晶シリコン層を１０７残存させること
が望ましい。Next, the high impurity concentration polycrystalline silicon layer 109 is etched back by reactive ion etching using a gas system containing HBr gas, and the oxygen-containing layer 1 is formed in the flat portion.
When 08 was exposed, the end point of etching was detected and etching was stopped [(c) of FIG. 1]. Here, even if etching back is performed until the interlayer insulating layer 106 is exposed without stopping etching on the surface of the oxygen-containing layer 108, there is no direct adverse effect on the device characteristics, but the state where the oxygen-containing layer 108 is removed [ In the state shown in (c) of FIG. 1, three types of layers, a low impurity concentration polycrystalline silicon layer 107, an oxygen-containing layer 108, and a high impurity concentration polycrystalline silicon layer 109, are exposed on the surface in the contact hole portion. Since it is difficult to etch these without impairing the surface flatness, it is desirable to leave the low-impurity-concentration polycrystalline silicon layer 107 on the interlayer insulating layer 106 in the manufacturing process.
【００２１】平坦部の酸素含有層１０８を完全に除去し
た後、ＷＳｉX を２００ｎｍの膜厚に成長させて金属シ
リサイド層１１０を形成し、続いてフォトリソグラフィ
技術により金属シリサイド層１１０および低不純物濃度
多結晶シリコン層１０７をパターニングしてポリサイド
構造の配線を形成した［図１の（ｄ）］。After the oxygen-containing layer 108 in the flat portion is completely removed, WSi X is grown to a film thickness of 200 nm to form a metal silicide layer 110, and then the metal silicide layer 110 and the low impurity concentration are formed by a photolithography technique. The polycrystalline silicon layer 107 was patterned to form a wiring having a polycide structure [(d) of FIG. 1].
【００２２】このようにして作製した半導体装置では、
コンタクトホール内の抵抗を４０Ω以下に抑えることが
できた。さらにコンタクトホール内の多結晶シリコンか
らｎ型領域への不純物拡散が抑制されたことから所望の
特性の半導体素子を得ることができた。また、低不純物
濃度多結晶シリコン層の代わりにノンドープ多結晶シリ
コン層を用いてもほぼ同様の効果を得ることができた。In the semiconductor device thus manufactured,
The resistance in the contact hole could be suppressed to 40Ω or less. Further, since the diffusion of impurities from the polycrystalline silicon in the contact hole to the n-type region was suppressed, a semiconductor element having desired characteristics could be obtained. Further, even if a non-doped polycrystalline silicon layer was used instead of the low impurity concentration polycrystalline silicon layer, almost the same effect could be obtained.
【００２３】図２は、本発明の第２の実施例を示す断面
図である。本実施例の半導体装置を作製するために、第
１の実施例と同一の手順で図１の（ｃ）に示すように、
平坦部の酸素含有層１０８を除去した後、スパッタリン
グ法で厚さ１００ｎｍのＴｉを堆積した。次に、６５０
℃での熱処理により、低不純物濃度多結晶シリコン層１
０７とＴｉとを反応させてＴｉＳｉX 膜からなる金属シ
リサイド層１１１を形成し、その後未反応のＴｉを除去
した。続いてスパッタリング法により金属配線層１１２
となるＡｌ−Ｃｕ膜を厚さ１μｍに堆積し、フォトリソ
グラフィ技術によりＡｌ−Ｃｕ膜およびＴｉＳｉX 膜を
パターニングして図２の半導体装置を得た。FIG. 2 is a sectional view showing a second embodiment of the present invention. In order to manufacture the semiconductor device of this embodiment, the same procedure as that of the first embodiment is used, as shown in FIG.
After removing the oxygen-containing layer 108 in the flat portion, Ti having a thickness of 100 nm was deposited by a sputtering method. Then 650
Low impurity concentration polycrystalline silicon layer 1 by heat treatment at ℃
07 and Ti were reacted to form a metal silicide layer 111 made of a TiSi x film, and then unreacted Ti was removed. Subsequently, the metal wiring layer 112 is formed by a sputtering method.
Then, an Al-Cu film having a thickness of 1 μm was deposited, and the Al-Cu film and the TiSi x film were patterned by a photolithography technique to obtain the semiconductor device of FIG.
【００２４】[0024]
【発明の効果】以上説明したように、本発明の半導体装
置では、コンタクトホール内の多結晶シリコン層を、下
から順に、薄いノンドープ（または低不純物濃度）の多
結晶シリコン層と、酸素含有多結晶シリコン薄層と、コ
ンタクトホール内の大部分の体積を占める高不純物濃度
の多結晶シリコン層とで構成しているので、本発明によ
れば、コンタクトホール内の抵抗を低く抑えることがで
き、配線層と不純物拡散領域とを低抵抗で接続すること
が可能となる。しかし、高不純物濃度多結晶シリコン層
から半導体基板への不純物拡散は、酸素含有層によって
阻止することができるので、コンタクトホール内の上記
低抵抗化を、既に形成されている不純物拡散領域の形状
に変更を加えることなく達成できる。即ち、本発明によ
れば、拡散領域の接合深さが深くなりすぎたり、その横
方向の形状が拡がりすぎたりする現象を抑えることがで
き、素子特性の悪化を防止することができる。As described above, in the semiconductor device of the present invention, the polycrystalline silicon layers in the contact holes are formed in order from the bottom by a thin non-doped (or low impurity concentration) polycrystalline silicon layer and an oxygen-containing polycrystalline layer. Since it is composed of a thin crystalline silicon layer and a polycrystalline silicon layer having a high impurity concentration which occupies most of the volume in the contact hole, according to the present invention, the resistance in the contact hole can be suppressed low, It is possible to connect the wiring layer and the impurity diffusion region with low resistance. However, since the oxygen-containing layer can prevent the impurity diffusion from the high-impurity-concentration polycrystalline silicon layer to the semiconductor substrate, the above-mentioned resistance reduction in the contact hole is changed to the shape of the already-formed impurity diffusion region. It can be achieved without modification. That is, according to the present invention, it is possible to suppress the phenomenon that the junction depth of the diffusion region becomes too deep or the lateral shape thereof spreads too much, and it is possible to prevent the deterioration of the element characteristics.
【図１】 本発明の第１の実施例の製造方法を説明する
ための工程断面図。FIG. 1 is a process sectional view for explaining a manufacturing method according to a first embodiment of the present invention.
【図２】 本発明の第２の実施例の断面図。FIG. 2 is a sectional view of a second embodiment of the present invention.
【図３】 従来例の製造方法を説明するための工程断面
図。3A to 3C are process cross-sectional views for explaining a manufacturing method of a conventional example.
【図４】 多結晶シリコンの抵抗率と、コンタクトホー
ル内に埋め込まれた多結晶シリコンの抵抗との関係を示
すグラフ。FIG. 4 is a graph showing the relationship between the resistivity of polycrystalline silicon and the resistance of polycrystalline silicon embedded in a contact hole.
１０１、３０１ ｐ型シリコン基板 １０２、３０２ ゲート酸化膜 １０３、３０３ ｎ型領域 １０４、３０４ 側壁絶縁層 １０５、３０５ ゲート電極 １０６、３０６ 層間絶縁層 １０７ 低不純物濃度多結晶シリコン層 １０８ 酸素含有層 １０９ 高不純物濃度多結晶シリコン層 １１０、１１１ 金属シリサイド層 １１２ 金属配線層 ３０７ ノンドープ多結晶シリコン層 ３０８ ドープト多結晶シリコン層 101, 301 p-type silicon substrate 102, 302 gate oxide film 103, 303 n-type region 104, 304 sidewall insulating layer 105, 305 gate electrode 106, 306 interlayer insulating layer 107 low impurity concentration polycrystalline silicon layer 108 oxygen-containing layer 109 high Impurity concentration polycrystalline silicon layer 110, 111 metal silicide layer 112 metal wiring layer 307 non-doped polycrystalline silicon layer 308 doped polycrystalline silicon layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 Ａ 7376−4Ｍ 21/90 Ｃ 7514−4Ｍ 21/336 29/784 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication H01L 21/28 A 7376-4M 21/90 C 7514-4M 21/336 29/784
Claims (7)
導体基板と、 前記半導体基板の表面上を覆い、前記不純物拡散領域上
に該不純物拡散領域の表面を露出させるコンタクトホー
ルが開孔されている絶縁層と、 前記コンタクトホールの側壁および底面を覆うノンドー
プまたは低不純物濃度の多結晶シリコン層と、 前記多結晶シリコン層の表面に形成された拡散バリア薄
層と、 前記拡散バリア薄層上を覆い、前記コンタクトホールを
埋め込むように形成された高不純物濃度の多結晶シリコ
ン層と、 前記絶縁層上に延在し、前記コンタクトホール内の各多
結晶シリコン層及び拡散バリア薄層を介して前記不純物
拡散領域と接続されている配線層と、を具備する半導体
装置。1. A semiconductor substrate having an impurity diffusion region in a surface region, and a contact hole which covers the surface of the semiconductor substrate and exposes the surface of the impurity diffusion region on the impurity diffusion region. An insulating layer, a non-doped or low-impurity-concentration polycrystalline silicon layer that covers the sidewalls and the bottom surface of the contact hole, a diffusion barrier thin layer formed on the surface of the polycrystalline silicon layer, and a diffusion barrier thin layer that covers the diffusion barrier thin layer. A high-impurity-concentration polycrystalline silicon layer formed so as to fill the contact hole, and the impurity extending through the insulating layer and each polycrystalline silicon layer in the contact hole and a diffusion barrier thin layer. A semiconductor device comprising: a wiring layer connected to the diffusion region.
リコン層である請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the diffusion barrier thin layer is an oxygen-containing polycrystalline silicon layer.
記配線層との間に、前記コンタクトホールの側壁面を覆
うノンドープまたは低不純物濃度の多結晶シリコン層と
連続して形成されているノンドープまたは低不純物濃度
の多結晶シリコン層が、介在している請求項１または２
記載の半導体装置。3. A non-doped layer which is formed on the insulating layer, between the insulating layer and the wiring layer, and which is continuously formed with a non-doped or low-impurity-concentration polycrystalline silicon layer which covers a side wall surface of the contact hole. Alternatively, a polycrystalline silicon layer having a low impurity concentration is interposed.
The semiconductor device described.
導体基板上に、前記不純物拡散領域上にコンタクトホー
ルを有する絶縁層を形成する工程と、 前記コンタクトホールの側壁および底面を覆うノンドー
プまたは低不純物濃度の多結晶シリコン層を形成する工
程と、 前記多結晶シリコン層の表面に酸素含有多結晶シリコン
層を形成する工程と、 前記酸素含有多結晶シリコン層上に前記コンタクトホー
ル内を完全に埋め込む厚さの高不純物濃度の多結晶シリ
コン層を形成する工程と、 エッチバックを行い、前記高不純物濃度の多結晶シリコ
ン層を前記コンタクトホール内のみに残存させる工程
と、 前記絶縁層上に延在し、前記コンタクトホール内の各多
結晶シリコン層を介して前記不純物領域と接続された配
線を形成する工程と、を含む半導体装置の製造方法。4. A step of forming an insulating layer having a contact hole on the impurity diffusion region on a semiconductor substrate having an impurity diffusion region in a surface region, and a non-doped or low-impurity impurity which covers a side wall and a bottom surface of the contact hole. A step of forming a polycrystalline silicon layer having a concentration, a step of forming an oxygen-containing polycrystalline silicon layer on the surface of the polycrystalline silicon layer, and a thickness of completely filling the contact hole on the oxygen-containing polycrystalline silicon layer. A polycrystalline silicon layer having a high impurity concentration, a step of performing etching back to leave the polycrystalline silicon layer having a high impurity concentration only in the contact hole, and extending over the insulating layer. Forming a wiring connected to the impurity region through each polycrystalline silicon layer in the contact hole. Method of manufacturing a body apparatus.
程が、前記ノンドープまたは低不純物濃度の多結晶シリ
コン層の表面部分を酸素含有層に変換するものである請
求項４記載の半導体装置の製造方法。5. The manufacturing of a semiconductor device according to claim 4, wherein the step of forming the oxygen-containing polycrystalline silicon layer is to convert a surface portion of the non-doped or low impurity concentration polycrystalline silicon layer into an oxygen-containing layer. Method.
結晶シリコン層、前記酸素含有多結晶シリコン層および
前記高不純物濃度の多結晶シリコン層が、減圧下で連続
的に形成される請求項４または５記載の半導体装置の製
造方法。6. The non-doped or low impurity concentration polycrystalline silicon layer, the oxygen-containing polycrystalline silicon layer, and the high impurity concentration polycrystalline silicon layer are continuously formed under reduced pressure. A method for manufacturing a semiconductor device as described above.
チバック工程における終点検知層として用いられる請求
項４、５または６記載の半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 4, wherein the oxygen-containing polycrystalline silicon layer is used as an end point detection layer in an etchback process.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31645092A JPH073820B2 (en) | 1992-10-30 | 1992-10-30 | Semiconductor device and manufacturing method thereof |
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|---|---|---|---|
| JP31645092A JPH073820B2 (en) | 1992-10-30 | 1992-10-30 | Semiconductor device and manufacturing method thereof |
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| Publication Number | Publication Date |
|---|---|
| JPH06151433A true JPH06151433A (en) | 1994-05-31 |
| JPH073820B2 JPH073820B2 (en) | 1995-01-18 |
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| JP (1) | JPH073820B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460066B1 (en) * | 2002-07-19 | 2004-12-04 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
-
1992
- 1992-10-30 JP JP31645092A patent/JPH073820B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| JPH073820B2 (en) | 1995-01-18 |
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