JPH06149399A - 内部電圧発生回路 - Google Patents
内部電圧発生回路Info
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- JPH06149399A JPH06149399A JP4295909A JP29590992A JPH06149399A JP H06149399 A JPH06149399 A JP H06149399A JP 4295909 A JP4295909 A JP 4295909A JP 29590992 A JP29590992 A JP 29590992A JP H06149399 A JPH06149399 A JP H06149399A
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Abstract
(57)【要約】
【目的】 本発明は内部電圧発生回路に関し、容易に最
適なバイアス値の出力の可能な内部電圧発生回路を提供
することを目的としている。 【構成】 入力電圧を第一ＦＥＴ４のゲートに受けると
ともに、基準電圧を第二ＦＥＴ５のゲートに受け、該第
一ＦＥＴ４及び該第二ＦＥＴ５のソースを共通接続し、
該第一ＦＥＴ４及び該第二ＦＥＴ５のゲート間に電位差
が存在する場合、該第一ＦＥＴ４または第二ＦＥＴ５の
いずれか一方のＦＥＴが導通して流れるドレイン電流に
基づいて所定の電位を出力するカレントスイッチ部１
と、該カレントスイッチ部１に対する入力電圧を発生す
る入力電圧発生部２と、該カレントスイッチ部１に対す
る基準電圧を発生する基準電圧発生部３とを備えるよう
に構成する。
適なバイアス値の出力の可能な内部電圧発生回路を提供
することを目的としている。 【構成】 入力電圧を第一ＦＥＴ４のゲートに受けると
ともに、基準電圧を第二ＦＥＴ５のゲートに受け、該第
一ＦＥＴ４及び該第二ＦＥＴ５のソースを共通接続し、
該第一ＦＥＴ４及び該第二ＦＥＴ５のゲート間に電位差
が存在する場合、該第一ＦＥＴ４または第二ＦＥＴ５の
いずれか一方のＦＥＴが導通して流れるドレイン電流に
基づいて所定の電位を出力するカレントスイッチ部１
と、該カレントスイッチ部１に対する入力電圧を発生す
る入力電圧発生部２と、該カレントスイッチ部１に対す
る基準電圧を発生する基準電圧発生部３とを備えるよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、内部電圧発生回路に係
り、詳しくは、例えば、分周器（プリスケーラ）等の分
野に用いて好適な、化合物半導体による内部電圧発生回
路に関する。 ［発明の背景］近年、例えば、図４に示すようなダイナ
ミック型Ｔフリップフロップ回路等に代表されるダイナ
ミック型ＧａＡｓ集積回路では、一般に、ＤＣ成分除去
のためＣカットされた信号をある電圧にバイアスする内
部電圧発生回路を備えている。
り、詳しくは、例えば、分周器（プリスケーラ）等の分
野に用いて好適な、化合物半導体による内部電圧発生回
路に関する。 ［発明の背景］近年、例えば、図４に示すようなダイナ
ミック型Ｔフリップフロップ回路等に代表されるダイナ
ミック型ＧａＡｓ集積回路では、一般に、ＤＣ成分除去
のためＣカットされた信号をある電圧にバイアスする内
部電圧発生回路を備えている。
【０００２】なお、図４中、Ｑ１，Ｑ２，Ｑ３，Ｑ４は
トランスファゲートを構成するＦＥＴ（Field Effect T
ransistor ）であり、Ｂ１，Ｂ２は増幅作用をもつバッ
ファである。しかし、このようなトランスファゲートに
信号を入力する場合、バイアス値が狂うと動作帯域に悪
影響が出る。
トランスファゲートを構成するＦＥＴ（Field Effect T
ransistor ）であり、Ｂ１，Ｂ２は増幅作用をもつバッ
ファである。しかし、このようなトランスファゲートに
信号を入力する場合、バイアス値が狂うと動作帯域に悪
影響が出る。
【０００３】そこで、バイアスを最適値に設定する必要
がある。
がある。
【０００４】
【従来の技術】従来のこの種の内部電圧発生回路として
は、例えば、図５（ａ），（ｂ）に示すようなバイアス
回路がある。図５（ａ）に示すバイアス回路は、高電位
電源線ＶDDと低電位電源線ＶSSとの間に順に直列接続さ
れたダイオード１０１，１０２と、ディプリーション型
ＦＥＴ１０３とからなり、ディプリーション型ＦＥＴ１
０３とダイオード１０２との接続点をバイアス電圧Ｖ
biasの出力端とするものである。
は、例えば、図５（ａ），（ｂ）に示すようなバイアス
回路がある。図５（ａ）に示すバイアス回路は、高電位
電源線ＶDDと低電位電源線ＶSSとの間に順に直列接続さ
れたダイオード１０１，１０２と、ディプリーション型
ＦＥＴ１０３とからなり、ディプリーション型ＦＥＴ１
０３とダイオード１０２との接続点をバイアス電圧Ｖ
biasの出力端とするものである。
【０００５】図５（ｂ）に示すバイアス回路は、高電位
電源線ＶDDと低電位電源線ＶSSとの間に順に直列接続さ
れた抵抗１０４，１０５からなり、抵抗１０４と抵抗１
０５との接続点をバイアス電圧Ｖbiasの出力端とするも
のである。以上の構成において、図５（ａ）に示すバイ
アス回路では、ダイオード１０１，１０２によってＤＣ
成分が除去された信号が、ダイオード１０１，１０２及
びディプリーション型ＦＥＴ１０３によって分圧されて
出力端から出力される。
電源線ＶDDと低電位電源線ＶSSとの間に順に直列接続さ
れた抵抗１０４，１０５からなり、抵抗１０４と抵抗１
０５との接続点をバイアス電圧Ｖbiasの出力端とするも
のである。以上の構成において、図５（ａ）に示すバイ
アス回路では、ダイオード１０１，１０２によってＤＣ
成分が除去された信号が、ダイオード１０１，１０２及
びディプリーション型ＦＥＴ１０３によって分圧されて
出力端から出力される。
【０００６】一方、図５（ｂ）に示すバイアス回路で
は、抵抗１０４，１０５によって分圧される信号が出力
端から出力される。
は、抵抗１０４，１０５によって分圧される信号が出力
端から出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の内部電圧発生回路にあっては、単体の素子
（ダイオード、ＦＥＴ、抵抗等）の特性に依存して構成
されていたため、閾値のバラツキやプロセス上の特性変
化、また、差動部の入力レベルの変動等によりトランス
ファゲートに入力する信号のバイアスレベルは、バイア
スの最適値（すなわち、ターゲットの閾値）から外れ、
動作帯域（分周周波数帯域）に著しい悪影響を及ぼすと
いう問題点があった。
うな従来の内部電圧発生回路にあっては、単体の素子
（ダイオード、ＦＥＴ、抵抗等）の特性に依存して構成
されていたため、閾値のバラツキやプロセス上の特性変
化、また、差動部の入力レベルの変動等によりトランス
ファゲートに入力する信号のバイアスレベルは、バイア
スの最適値（すなわち、ターゲットの閾値）から外れ、
動作帯域（分周周波数帯域）に著しい悪影響を及ぼすと
いう問題点があった。
【０００８】この対策として、製造バラツキを抑えるこ
とに多大な注意が払われており、このことにより、製造
歩止まりの悪化という新たな問題も生じていた。 ［目的］そこで本発明は、容易に最適なバイアス値の出
力の可能な内部電圧発生回路を提供することを目的とし
ている。
とに多大な注意が払われており、このことにより、製造
歩止まりの悪化という新たな問題も生じていた。 ［目的］そこで本発明は、容易に最適なバイアス値の出
力の可能な内部電圧発生回路を提供することを目的とし
ている。
【０００９】
【課題を解決するための手段】本発明による内部電圧発
生回路は上記目的達成のため、その原理図を図１に示す
ように、入力電圧を第一ＦＥＴ４のゲートに受けるとと
もに、基準電圧を第二ＦＥＴ５のゲートに受け、該第一
ＦＥＴ４及び該第二ＦＥＴ５のソースを共通接続し、該
第一ＦＥＴ４及び該第二ＦＥＴ５のゲート間に電位差が
存在する場合、該第一ＦＥＴ４または第二ＦＥＴ５のい
ずれか一方のＦＥＴが導通して流れるドレイン電流に基
づいて所定の電位を出力するカレントスイッチ部１と、
該カレントスイッチ部１に対する入力電圧を発生する入
力電圧発生部２と、該カレントスイッチ部１に対する基
準電圧を発生する基準電圧発生部３とを備えるように構
成している。
生回路は上記目的達成のため、その原理図を図１に示す
ように、入力電圧を第一ＦＥＴ４のゲートに受けるとと
もに、基準電圧を第二ＦＥＴ５のゲートに受け、該第一
ＦＥＴ４及び該第二ＦＥＴ５のソースを共通接続し、該
第一ＦＥＴ４及び該第二ＦＥＴ５のゲート間に電位差が
存在する場合、該第一ＦＥＴ４または第二ＦＥＴ５のい
ずれか一方のＦＥＴが導通して流れるドレイン電流に基
づいて所定の電位を出力するカレントスイッチ部１と、
該カレントスイッチ部１に対する入力電圧を発生する入
力電圧発生部２と、該カレントスイッチ部１に対する基
準電圧を発生する基準電圧発生部３とを備えるように構
成している。
【００１０】なお、この場合、前記入力電圧発生部２
は、高電位電源線ＶDDと低電位電源線ＶSSとの間に順に
直列接続された第一抵抗１０と第三ＦＥＴ１１とからな
り、該第三ＦＥＴ１１のゲートを該第一抵抗１０及び第
三ＦＥＴ１１の接続点に接続するとともに、該接続点を
出力端Ｖ1 に接続して構成し、前記基準電圧発生部３
は、高電位電源線ＶDDと低電位電源線ＶSSとの間に順に
直列接続された第二抵抗１２と第三抵抗１３とからな
り、該第二抵抗１２及び該第三抵抗１３の接続点を出力
端Ｖ2 に接続して構成することが好ましい。
は、高電位電源線ＶDDと低電位電源線ＶSSとの間に順に
直列接続された第一抵抗１０と第三ＦＥＴ１１とからな
り、該第三ＦＥＴ１１のゲートを該第一抵抗１０及び第
三ＦＥＴ１１の接続点に接続するとともに、該接続点を
出力端Ｖ1 に接続して構成し、前記基準電圧発生部３
は、高電位電源線ＶDDと低電位電源線ＶSSとの間に順に
直列接続された第二抵抗１２と第三抵抗１３とからな
り、該第二抵抗１２及び該第三抵抗１３の接続点を出力
端Ｖ2 に接続して構成することが好ましい。
【００１１】
【作用】本発明では、入力電圧発生部及び基準電圧発生
部から出力される電位レベルに基づいてカレントスイッ
チ部から所定の電位レベルの出力信号が出力される。す
なわち、最適レベルのバイアス値である基準電圧発生部
から出力される電位レベルとＦＥＴの実際の閾値との差
が容易に得られる。
部から出力される電位レベルに基づいてカレントスイッ
チ部から所定の電位レベルの出力信号が出力される。す
なわち、最適レベルのバイアス値である基準電圧発生部
から出力される電位レベルとＦＥＴの実際の閾値との差
が容易に得られる。
【００１２】
【実施例】以下、本発明を図面に基づいて説明する。図
２は本発明に係る内部電圧発生回路の一実施例を示す図
であり、本実施例の要部構成を示す回路図である。ま
ず、構成を説明する。
２は本発明に係る内部電圧発生回路の一実施例を示す図
であり、本実施例の要部構成を示す回路図である。ま
ず、構成を説明する。
【００１３】なお、図２において、図１に示す原理図に
付された番号と同一番号は同一部分を示す。本実施例の
内部電圧発生回路は、大別して、カレントスイッチ部
１、入力電圧発生部２、基準電圧発生部３から構成され
ている。カレントスイッチ部１は、第一ＦＥＴであるエ
ンハンスメント型ＦＥＴ４、第二ＦＥＴであるエンハン
スメント型ＦＥＴ５、抵抗６，７、ディプリーション型
ＦＥＴ８、ダイオード９からなり、入力電圧発生部２か
らの出力をエンハンスメント型ＦＥＴ４のゲートに受け
るとともに、基準電圧発生部３からの出力をエンハンス
メント型ＦＥＴ５のゲートに受け、エンハンスメント型
ＦＥＴ４及びエンハンスメント型ＦＥＴ５のソースを共
通接続したＳＣＦＬ（Source Coupled FETLogic）を構
成している。
付された番号と同一番号は同一部分を示す。本実施例の
内部電圧発生回路は、大別して、カレントスイッチ部
１、入力電圧発生部２、基準電圧発生部３から構成され
ている。カレントスイッチ部１は、第一ＦＥＴであるエ
ンハンスメント型ＦＥＴ４、第二ＦＥＴであるエンハン
スメント型ＦＥＴ５、抵抗６，７、ディプリーション型
ＦＥＴ８、ダイオード９からなり、入力電圧発生部２か
らの出力をエンハンスメント型ＦＥＴ４のゲートに受け
るとともに、基準電圧発生部３からの出力をエンハンス
メント型ＦＥＴ５のゲートに受け、エンハンスメント型
ＦＥＴ４及びエンハンスメント型ＦＥＴ５のソースを共
通接続したＳＣＦＬ（Source Coupled FETLogic）を構
成している。
【００１４】このＳＣＦＬは、ＳｉバイポーラのＥＣＬ
（Emitter Coupled Logic ）と同様の構成の電流切換型
回路であり、ＳＣＦＬは単位ゲート当たりの素子種、素
子数が多く、消費電力が大きい反面、高速なこと、及び
ＯＲ−ＮＯＲ等の相補出力が得られること、また、縦積
みゲート論理が可能なため、高い周波数での動作が可能
であるといった特徴がある。
（Emitter Coupled Logic ）と同様の構成の電流切換型
回路であり、ＳＣＦＬは単位ゲート当たりの素子種、素
子数が多く、消費電力が大きい反面、高速なこと、及び
ＯＲ−ＮＯＲ等の相補出力が得られること、また、縦積
みゲート論理が可能なため、高い周波数での動作が可能
であるといった特徴がある。
【００１５】すなわち、エンハンスメント型ＦＥＴ４及
びエンハンスメント型ＦＥＴ５のゲート間に電位差が存
在する場合、エンハンスメント型ＦＥＴ４またはエンハ
ンスメント型ＦＥＴ５のいずれか一方のＦＥＴが導通
し、所定の電位レベルの信号をバイアス出力Ｖbiasとし
て出力するものである。入力電圧発生部２は、高電位電
源線ＶDDと低電位電源線ＶSSとの間に順に直列接続され
た第一抵抗である抵抗１０と第三ＦＥＴであるディプリ
ーション型ＦＥＴ１１とからなり、ディプリーション型
ＦＥＴ１１のゲートを、抵抗１０及びディプリーション
型ＦＥＴ１１の接続点に接続するとともに、該接続点を
出力端Ｎ 1 に接続して構成している。
びエンハンスメント型ＦＥＴ５のゲート間に電位差が存
在する場合、エンハンスメント型ＦＥＴ４またはエンハ
ンスメント型ＦＥＴ５のいずれか一方のＦＥＴが導通
し、所定の電位レベルの信号をバイアス出力Ｖbiasとし
て出力するものである。入力電圧発生部２は、高電位電
源線ＶDDと低電位電源線ＶSSとの間に順に直列接続され
た第一抵抗である抵抗１０と第三ＦＥＴであるディプリ
ーション型ＦＥＴ１１とからなり、ディプリーション型
ＦＥＴ１１のゲートを、抵抗１０及びディプリーション
型ＦＥＴ１１の接続点に接続するとともに、該接続点を
出力端Ｎ 1 に接続して構成している。
【００１６】図３にディプリーション型ＦＥＴ１１の閾
値特性を示す。なお、図３中、Ｖdsはドレイン−ソース
電圧、Ｉdsはドレイン−ソース電流、Ｒdsはドレイン−
ソース間抵抗、ＶP はピンチオフ電圧である。基準電圧
発生部３は、高電位電源線ＶDDと低電位電源線ＶSSとの
間に順に直列接続された第二抵抗である抵抗１２と第三
抵抗である抵抗１３とからなり、抵抗１２及び抵抗１３
の接続点を出力端Ｎ2 に接続して構成している。
値特性を示す。なお、図３中、Ｖdsはドレイン−ソース
電圧、Ｉdsはドレイン−ソース電流、Ｒdsはドレイン−
ソース間抵抗、ＶP はピンチオフ電圧である。基準電圧
発生部３は、高電位電源線ＶDDと低電位電源線ＶSSとの
間に順に直列接続された第二抵抗である抵抗１２と第三
抵抗である抵抗１３とからなり、抵抗１２及び抵抗１３
の接続点を出力端Ｎ2 に接続して構成している。
【００１７】次に作用を説明する。本実施例は、内部回
路と同様なＳＣＦＬを利用することで、目標とする閾値
（抵抗分割より発生）から実際のＦＥＴ閾値を引いた値
が最適レベルのバイアス値とするものである。すなわ
ち、図２，図３より出力端Ｎ1 ，Ｎ2 から出力される信
号の各電位をＶ 1 ，Ｖ2 、ゲインをＡ、抵抗１０及び抵
抗１２の抵抗値をＲ1 、抵抗１３の抵抗値をＲ2 とする
と、差動増幅回路における差動出力の定義式（参考文
献：藤井，集積回路化時代のアナログ電子回路，昭晃
堂，Ｐ１２１〜Ｐ１２２）より、
路と同様なＳＣＦＬを利用することで、目標とする閾値
（抵抗分割より発生）から実際のＦＥＴ閾値を引いた値
が最適レベルのバイアス値とするものである。すなわ
ち、図２，図３より出力端Ｎ1 ，Ｎ2 から出力される信
号の各電位をＶ 1 ，Ｖ2 、ゲインをＡ、抵抗１０及び抵
抗１２の抵抗値をＲ1 、抵抗１３の抵抗値をＲ2 とする
と、差動増幅回路における差動出力の定義式（参考文
献：藤井，集積回路化時代のアナログ電子回路，昭晃
堂，Ｐ１２１〜Ｐ１２２）より、
【００１８】
【数１】
【００１９】
【数２】
【００２０】
【数３】
【００２１】が導かれ、ここで、Ｒds＝Ｒ1 ＝Ｒ2 とす
ると、
ると、
【００２２】
【数４】
【００２３】が導かれる。すなわち、ＳＣＦＬ回路のゲ
インＡをＡ＝２とすると、
インＡをＡ＝２とすると、
【００２４】
【数５】
【００２５】なり、バイアス出力ＶbiasはＳＣＦＬ回路
の論理閾値を中心としてＦＥＴ１１の閾値分の変動を出
力することになる。したがって本実施例では、抵抗分割
による目標閾値と実際のＦＥＴの閾値との差がそのまま
最適レベルのバイアス値となる。なお、上記実施例は抵
抗１２，１３の分圧比を利用して目標閾値電圧Ｖ2 を発
生しているが、これに限らず、目標閾値電圧Ｖ2 を発生
するものであれば、抵抗分割による手法の他にダイオー
ドやＦＥＴによって構成されたものであってもよい。
の論理閾値を中心としてＦＥＴ１１の閾値分の変動を出
力することになる。したがって本実施例では、抵抗分割
による目標閾値と実際のＦＥＴの閾値との差がそのまま
最適レベルのバイアス値となる。なお、上記実施例は抵
抗１２，１３の分圧比を利用して目標閾値電圧Ｖ2 を発
生しているが、これに限らず、目標閾値電圧Ｖ2 を発生
するものであれば、抵抗分割による手法の他にダイオー
ドやＦＥＴによって構成されたものであってもよい。
【００２６】
【発明の効果】本発明では、入力電圧発生部及び基準電
圧発生部から出力される電位レベルに基づいてカレント
スイッチ部から所定の電位レベルの出力信号を出力で
き、最適レベルのバイアス値である基準電圧発生部から
出力される電位レベルとＦＥＴの実際の閾値との差を容
易に得ることができる。
圧発生部から出力される電位レベルに基づいてカレント
スイッチ部から所定の電位レベルの出力信号を出力で
き、最適レベルのバイアス値である基準電圧発生部から
出力される電位レベルとＦＥＴの実際の閾値との差を容
易に得ることができる。
【００２７】したがって、容易に最適なバイアス値の出
力の可能な内部電圧発生回路を提供することができる。
力の可能な内部電圧発生回路を提供することができる。
【図１】本発明の内部電圧発生回路の原理図である。
【図２】本実施例の要部構成を示す回路図である。
【図３】第三ＦＥＴの特性を示す図である。
【図４】ダイナミック型Ｔフリップフロップの概略ブロ
ック図である。
ック図である。
【図５】従来例の回路例を示す図である。
１ カレントスイッチ部 ２ 入力電圧発生部 ３ 基準電圧発生部 ４ エンハンスメント型ＦＥＴ（第一ＦＥＴ） ５ エンハンスメント型ＦＥＴ（第二ＦＥＴ） ６，７ 抵抗 ８ ディプリーション型ＦＥＴ ９ ダイオード １０ 抵抗 １１ ディプリーション型ＦＥＴ（第三ＦＥＴ） １２，１３ 抵抗
Claims (2)
- 【請求項１】入力電圧を第一ＦＥＴのゲートに受けると
ともに、基準電圧を第二ＦＥＴのゲートに受け、該第一
ＦＥＴ及び該第二ＦＥＴのソースを共通接続し、該第一
ＦＥＴ及び該第二ＦＥＴのゲート間に電位差が存在する
場合、該第一ＦＥＴまたは第二ＦＥＴのいずれか一方の
ＦＥＴが導通して流れるドレイン電流に基づいて所定の
電位を出力するカレントスイッチ部と、 該カレントスイッチ部に対する入力電圧を発生する入力
電圧発生部と、 該カレントスイッチ部に対する基準電圧を発生する基準
電圧発生部と、 を備えることを特徴とする内部電圧発生回路。 - 【請求項２】前記入力電圧発生部は、高電位電源線と低
電位電源線との間に順に直列接続された第一抵抗と第三
ＦＥＴとからなり、該第三ＦＥＴのゲートを該第一抵抗
及び第三ＦＥＴの接続点に接続するとともに、該接続点
を出力端に接続して構成し、 前記基準電圧発生部は、高電位電源線と低電位電源線と
の間に順に直列接続された第二抵抗と第三抵抗とからな
り、該第二抵抗及び該第三抵抗の接続点を出力端に接続
して構成しすることを特徴とする請求項１記載の内部電
圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295909A JPH06149399A (ja) | 1992-11-05 | 1992-11-05 | 内部電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295909A JPH06149399A (ja) | 1992-11-05 | 1992-11-05 | 内部電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149399A true JPH06149399A (ja) | 1994-05-27 |
Family
ID=17826717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4295909A Pending JPH06149399A (ja) | 1992-11-05 | 1992-11-05 | 内部電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010205071A (ja) * | 2009-03-04 | 2010-09-16 | Mitsumi Electric Co Ltd | 基準電圧回路及びこの基準電圧回路を有する発振回路 |
-
1992
- 1992-11-05 JP JP4295909A patent/JPH06149399A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010205071A (ja) * | 2009-03-04 | 2010-09-16 | Mitsumi Electric Co Ltd | 基準電圧回路及びこの基準電圧回路を有する発振回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020528 |