JPH06140373A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06140373A JPH06140373A JP30932892A JP30932892A JPH06140373A JP H06140373 A JPH06140373 A JP H06140373A JP 30932892 A JP30932892 A JP 30932892A JP 30932892 A JP30932892 A JP 30932892A JP H06140373 A JPH06140373 A JP H06140373A
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- charge
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Abstract
(57)【要約】
【目的】 チャージアップダメージがなくて歩留りの高
い半導体装置を安定的に製造する。 【構成】 反応性イオンエッチングでリフロー膜１６等
にコンタクト孔１７を形成し、更にアッシングでフォト
レジストを剥離した後、Ｎ2 雰囲気中において７００℃
の温度で６０分間の熱処理を行う。プラズマ装置で発生
してゲート絶縁膜１２やゲート絶縁膜１２とＳｉ基板１
１との界面に形成されている準位にトラップされている
固定電荷が、上述の熱処理で消去される。このため、ゲ
ート絶縁膜１２の劣化及び破壊や閾値電圧の変動等がな
い。
い半導体装置を安定的に製造する。 【構成】 反応性イオンエッチングでリフロー膜１６等
にコンタクト孔１７を形成し、更にアッシングでフォト
レジストを剥離した後、Ｎ2 雰囲気中において７００℃
の温度で６０分間の熱処理を行う。プラズマ装置で発生
してゲート絶縁膜１２やゲート絶縁膜１２とＳｉ基板１
１との界面に形成されている準位にトラップされている
固定電荷が、上述の熱処理で消去される。このため、ゲ
ート絶縁膜１２の劣化及び破壊や閾値電圧の変動等がな
い。
Description
【０００１】
【産業上の利用分野】本願の発明は、製造過程でチャー
ジアップが生じる半導体装置の製造方法に関するもので
ある。
ジアップが生じる半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体装置の製造工程では、ゲート電極
を形成するために多結晶シリコン膜をエッチングした
り、半導体基板と金属配線との間のコンタクト孔を形成
するためにシリコン酸化膜をエッチングしたり、フォト
レジストを剥離するためにドライアッシングを行ったり
する際に、プラズマを使用する半導体製造装置が数多く
用いられている。ところが、この様にプラズマを使用す
ると、プラズマ中の荷電粒子によって、製造過程の半導
体装置にチャージアップが生じる。
を形成するために多結晶シリコン膜をエッチングした
り、半導体基板と金属配線との間のコンタクト孔を形成
するためにシリコン酸化膜をエッチングしたり、フォト
レジストを剥離するためにドライアッシングを行ったり
する際に、プラズマを使用する半導体製造装置が数多く
用いられている。ところが、この様にプラズマを使用す
ると、プラズマ中の荷電粒子によって、製造過程の半導
体装置にチャージアップが生じる。
【０００３】このチャージアップは、ゲート絶縁膜の劣
化や破壊等を誘起し易く、またＥＥＰＲＯＭ等の様に浮
遊ゲート構造やＭＮＯＳ構造のトランジスタを有する半
導体集積回路装置の場合には、ゲート絶縁膜の劣化や破
壊等を誘起しなくても、閾値電圧を変動させることが知
られている（例えば、「月間Semiconductor World 」
（1989.3）p.124-127 、「信学技報」SDM91-93 p.27-3
2、「Proc.12nd Symp.DryProcess」（1990）p.135-140
）。
化や破壊等を誘起し易く、またＥＥＰＲＯＭ等の様に浮
遊ゲート構造やＭＮＯＳ構造のトランジスタを有する半
導体集積回路装置の場合には、ゲート絶縁膜の劣化や破
壊等を誘起しなくても、閾値電圧を変動させることが知
られている（例えば、「月間Semiconductor World 」
（1989.3）p.124-127 、「信学技報」SDM91-93 p.27-3
2、「Proc.12nd Symp.DryProcess」（1990）p.135-140
）。
【０００４】従って、チャージアップは半導体装置の歩
留りを低下させる。そこで、従来は、上述の文献にも記
載されている様に、プラズマ放電領域と反応領域との距
離を離したダウンフロー型の半導体製造装置を使用する
等の対策によって、チャージアップを生じさせない様に
することが考えられていた。
留りを低下させる。そこで、従来は、上述の文献にも記
載されている様に、プラズマ放電領域と反応領域との距
離を離したダウンフロー型の半導体製造装置を使用する
等の対策によって、チャージアップを生じさせない様に
することが考えられていた。
【０００５】
【発明が解決しようとする課題】しかし、特別な構造の
半導体製造装置を使用する必要があると、半導体装置の
製造コストが高くなるのみならず、半導体装置を安定的
には製造することができなくなる。
半導体製造装置を使用する必要があると、半導体装置の
製造コストが高くなるのみならず、半導体装置を安定的
には製造することができなくなる。
【０００６】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体装置の製造過程で生じたチャージア
ップを熱処理によって消去させる。
製造方法は、半導体装置の製造過程で生じたチャージア
ップを熱処理によって消去させる。
【０００７】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記熱処理の温
度が７００℃以上である。
項１の半導体装置の製造方法において、前記熱処理の温
度が７００℃以上である。
【０００８】請求項３の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、アルミ配線１８
用のコンタクト孔１７を形成した後で且つ前記配線１８
用のアルミ膜を形成する前に前記熱処理を行う。
項１の半導体装置の製造方法において、アルミ配線１８
用のコンタクト孔１７を形成した後で且つ前記配線１８
用のアルミ膜を形成する前に前記熱処理を行う。
【０００９】
【作用】請求項１の半導体装置の製造方法では、熱処理
によってチャージアップを消去させているので、特別な
構造の半導体製造装置を使用したりする必要がなく、し
かも熱処理は半導体装置の製造に際して一般的に用いら
れている工程であるので容易に行うことができる。
によってチャージアップを消去させているので、特別な
構造の半導体製造装置を使用したりする必要がなく、し
かも熱処理は半導体装置の製造に際して一般的に用いら
れている工程であるので容易に行うことができる。
【００１０】請求項２の半導体装置の製造方法では、７
００℃以上の温度で熱処理を行っているが、この温度で
チャージアップの消去が可能であり、しかもこの温度で
あれば拡散による不純物の再分布やリフローによるコン
タクト孔１７の形状の変化等を防止することができる。
００℃以上の温度で熱処理を行っているが、この温度で
チャージアップの消去が可能であり、しかもこの温度で
あれば拡散による不純物の再分布やリフローによるコン
タクト孔１７の形状の変化等を防止することができる。
【００１１】請求項３の半導体装置の製造方法では、ア
ルミ配線１８用のコンタクト孔１７を形成した後に熱処
理を行っているので、このコンタクト孔１７の形成等で
生じたチャージアップを消去させることができる。しか
も、配線１８用のアルミ膜を形成する前に熱処理を行っ
ているので、アルミ膜の融点が低いにも拘らずチャージ
アップを消去させることができる。
ルミ配線１８用のコンタクト孔１７を形成した後に熱処
理を行っているので、このコンタクト孔１７の形成等で
生じたチャージアップを消去させることができる。しか
も、配線１８用のアルミ膜を形成する前に熱処理を行っ
ているので、アルミ膜の融点が低いにも拘らずチャージ
アップを消去させることができる。
【００１２】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１、２を参照しながら説明する。
図１、２を参照しながら説明する。
【００１３】図１が、ＭＯＳ電界効果トランジスタの製
造に適用した第１実施例の製造工程を示している。この
第１実施例では、図１（ａ）に示す様に、ＬＯＣＯＳ法
等でＳｉ基板１１にフィールド部（図示せず）を形成し
た後、このフィールド部に囲まれている素子活性領域の
表面に熱酸化によるＳｉＯ2 膜等を形成して、このＳｉ
Ｏ2 膜等をゲート絶縁膜１２にする。
造に適用した第１実施例の製造工程を示している。この
第１実施例では、図１（ａ）に示す様に、ＬＯＣＯＳ法
等でＳｉ基板１１にフィールド部（図示せず）を形成し
た後、このフィールド部に囲まれている素子活性領域の
表面に熱酸化によるＳｉＯ2 膜等を形成して、このＳｉ
Ｏ2 膜等をゲート絶縁膜１２にする。
【００１４】その後、Ｓｉ基板１１上の全面に堆積させ
且つ不純物を導入した多結晶Ｓｉ膜等をパターニングし
て、ゲート電極１３を形成する。そして、このゲート電
極１３とフィールド部とをマスクにしてＳｉ基板１１に
不純物をイオン注入して、ソース及びドレインとしての
拡散層１４を素子活性領域に形成する。
且つ不純物を導入した多結晶Ｓｉ膜等をパターニングし
て、ゲート電極１３を形成する。そして、このゲート電
極１３とフィールド部とをマスクにしてＳｉ基板１１に
不純物をイオン注入して、ソース及びドレインとしての
拡散層１４を素子活性領域に形成する。
【００１５】その後、更に、ゲート電極１３の表面に熱
酸化によるＳｉＯ2 膜等を形成して、このＳｉＯ2 膜等
を層間絶縁膜１５にする。そして、ＰＳＧ膜等のリフロ
ー膜１６を全面に形成し、熱処理でこのリフロー膜１６
をリフローさせて平坦化を行う。
酸化によるＳｉＯ2 膜等を形成して、このＳｉＯ2 膜等
を層間絶縁膜１５にする。そして、ＰＳＧ膜等のリフロ
ー膜１６を全面に形成し、熱処理でこのリフロー膜１６
をリフローさせて平坦化を行う。
【００１６】次に、リフロー膜１６上にフォトレジスト
（図示せず）を塗布し、後に形成するアルミ配線と拡散
層１４とを接続するためのコンタクト孔に対応する開口
を有するパターンに、フォトレジストを加工する。そし
て、このフォトレジストをマスクにして、プラズマエッ
チング装置による反応性イオンエッチングを行って、図
１（ｂ）に示す様に、拡散層１４に達するコンタクト孔
１７をリフロー膜１６とゲート絶縁膜１２とに形成す
る。
（図示せず）を塗布し、後に形成するアルミ配線と拡散
層１４とを接続するためのコンタクト孔に対応する開口
を有するパターンに、フォトレジストを加工する。そし
て、このフォトレジストをマスクにして、プラズマエッ
チング装置による反応性イオンエッチングを行って、図
１（ｂ）に示す様に、拡散層１４に達するコンタクト孔
１７をリフロー膜１６とゲート絶縁膜１２とに形成す
る。
【００１７】その後、プラズマ灰化装置でのＯ2 プラズ
マによるアッシングでフォトレジストを剥離し、更に、
Ｎ2 雰囲気中において７００℃の温度で６０分間の熱処
理を行う。
マによるアッシングでフォトレジストを剥離し、更に、
Ｎ2 雰囲気中において７００℃の温度で６０分間の熱処
理を行う。
【００１８】次に、コンタクト孔１７を埋める様にスパ
ッタリング等によってアルミ膜を全面に堆積させ、フォ
トリソグラフィ工程やアルミ膜に対するエッチング工程
等を経て、図１（ｃ）に示す様に、アルミ配線１８を形
成する。その後は、必要に応じて、従来公知の工程によ
って、オーバコート膜やパッド用の開口等を形成して、
この第１実施例を終了させる。
ッタリング等によってアルミ膜を全面に堆積させ、フォ
トリソグラフィ工程やアルミ膜に対するエッチング工程
等を経て、図１（ｃ）に示す様に、アルミ配線１８を形
成する。その後は、必要に応じて、従来公知の工程によ
って、オーバコート膜やパッド用の開口等を形成して、
この第１実施例を終了させる。
【００１９】ところで、以上の第１実施例では、コンタ
クト孔１７を形成するための反応性イオンエッチングや
その時のマスクであるフォトレジストを剥離するための
アッシング等に際して、プラズマ装置で発生した荷電粒
子がゲート絶縁膜１２やゲート絶縁膜１２とＳｉ基板１
１との界面に形成されている準位にトラップされて固定
電荷になり、チャージアップが生じている。
クト孔１７を形成するための反応性イオンエッチングや
その時のマスクであるフォトレジストを剥離するための
アッシング等に際して、プラズマ装置で発生した荷電粒
子がゲート絶縁膜１２やゲート絶縁膜１２とＳｉ基板１
１との界面に形成されている準位にトラップされて固定
電荷になり、チャージアップが生じている。
【００２０】しかし、この第１実施例で製造したＭＯＳ
電界効果トランジスタでは、チャージアップが消去され
ており、ゲート絶縁膜１２の劣化及び破壊や閾値電圧の
変動等のチャージアップダメージがない。これは、フォ
トレジストを剥離した後に７００℃の温度で６０分間の
熱処理を行ったために、トラップされている固定電荷が
移動し易くなり、その後の工程で形成したアルミ配線１
８を介して、Ｓｉ基板１１と拡散層１４との間の接合容
量にこの電荷が充電されることによって、固定電荷が消
去されたためであると考えられる。
電界効果トランジスタでは、チャージアップが消去され
ており、ゲート絶縁膜１２の劣化及び破壊や閾値電圧の
変動等のチャージアップダメージがない。これは、フォ
トレジストを剥離した後に７００℃の温度で６０分間の
熱処理を行ったために、トラップされている固定電荷が
移動し易くなり、その後の工程で形成したアルミ配線１
８を介して、Ｓｉ基板１１と拡散層１４との間の接合容
量にこの電荷が充電されることによって、固定電荷が消
去されたためであると考えられる。
【００２１】なお、上述の熱処理の温度及び時間は７０
０℃、６０分間に制約されるものではなく、これ以上の
温度及び時間であってもチャージアップの消去には支障
がない。しかし、８５０℃以上の温度の熱処理を行う
と、不純物の再分布によって拡散層１４が広がるので、
ＬＳＩレベルの集積度の高い半導体装置では微細加工に
支障を来す。一方、リフロー膜１６をリフローさせるた
めには１０００℃程度の温度が必要であり、またイオン
注入層を活性化させるためには最低でも８００℃程度の
温度が必要である。
０℃、６０分間に制約されるものではなく、これ以上の
温度及び時間であってもチャージアップの消去には支障
がない。しかし、８５０℃以上の温度の熱処理を行う
と、不純物の再分布によって拡散層１４が広がるので、
ＬＳＩレベルの集積度の高い半導体装置では微細加工に
支障を来す。一方、リフロー膜１６をリフローさせるた
めには１０００℃程度の温度が必要であり、またイオン
注入層を活性化させるためには最低でも８００℃程度の
温度が必要である。
【００２２】従って、アルミ配線１８の段差被覆性を改
善するためにコンタクト孔１７の形成後に行うリフロー
膜１６のリフローやイオン注入層の活性化と、チャージ
アップの消去とを兼ねて、コンタクト孔１７の形成後に
高温の熱処理を行うことは、少なくともＬＳＩレベルの
集積度の高い半導体装置では不可能である。このことか
ら、上述の第１実施例の様にチャージアップの消去のみ
を目的とした熱処理が必要である。
善するためにコンタクト孔１７の形成後に行うリフロー
膜１６のリフローやイオン注入層の活性化と、チャージ
アップの消去とを兼ねて、コンタクト孔１７の形成後に
高温の熱処理を行うことは、少なくともＬＳＩレベルの
集積度の高い半導体装置では不可能である。このことか
ら、上述の第１実施例の様にチャージアップの消去のみ
を目的とした熱処理が必要である。
【００２３】図２は、ウェハに複数のＭＮＯＳ構造のト
ランジスタを作成し、図１に示した第１実施例と同様の
熱処理を行うに際して温度及び時間を各種の値に変えた
第２実施例における、これらのトランジスタの閾値電圧
を示している。この図２からも明らかな様に、熱処理を
行っていない場合に比べて、閾値電圧の最大値と最小値
との差であるばらつきが約３／４に減少している。
ランジスタを作成し、図１に示した第１実施例と同様の
熱処理を行うに際して温度及び時間を各種の値に変えた
第２実施例における、これらのトランジスタの閾値電圧
を示している。この図２からも明らかな様に、熱処理を
行っていない場合に比べて、閾値電圧の最大値と最小値
との差であるばらつきが約３／４に減少している。
【００２４】一方、既述の文献には、チャージアップダ
メージが存在していると、ＭＮＯＳ構造のトランジスタ
の閾値電圧がウェハ面内で大きくばらつくことが記載さ
れている。従って、上述の様に閾値電圧のばらつきが減
少したことは、熱処理の効果であると考えられる。ま
た、７００℃、６０分間の熱処理でも十分な効果が得ら
れていることが図２からも明らかである。
メージが存在していると、ＭＮＯＳ構造のトランジスタ
の閾値電圧がウェハ面内で大きくばらつくことが記載さ
れている。従って、上述の様に閾値電圧のばらつきが減
少したことは、熱処理の効果であると考えられる。ま
た、７００℃、６０分間の熱処理でも十分な効果が得ら
れていることが図２からも明らかである。
【００２５】なお、本願の発明は、図１に示したＭＯＳ
電界効果トランジスタや図２に示したＭＮＯＳ構造のト
ランジスタに限らず、これらを含む半導体集積回路装置
やＣＣＤ固体撮像素子等にも当然に適用することができ
る。
電界効果トランジスタや図２に示したＭＮＯＳ構造のト
ランジスタに限らず、これらを含む半導体集積回路装置
やＣＣＤ固体撮像素子等にも当然に適用することができ
る。
【００２６】
【発明の効果】請求項１の半導体装置の製造方法では、
チャージアップを消去するために特別な構造の半導体製
造装置を使用したりする必要がなく、しかもチャージア
ップを消去するための熱処理は容易に行うことができる
ので、チャージアップダメージがなくて歩留りの高い半
導体装置を安定的に製造することができる。
チャージアップを消去するために特別な構造の半導体製
造装置を使用したりする必要がなく、しかもチャージア
ップを消去するための熱処理は容易に行うことができる
ので、チャージアップダメージがなくて歩留りの高い半
導体装置を安定的に製造することができる。
【００２７】請求項２の半導体装置の製造方法では、拡
散による不純物の再分布やリフローによるコンタクト孔
の形状の変化等を防止しつつチャージアップを消去させ
ることができるので、イオン注入量等の製造工程のパラ
メータを変更する必要がなく、チャージアップダメージ
がなくて歩留りの高い半導体装置を安定的に製造するこ
とができる。
散による不純物の再分布やリフローによるコンタクト孔
の形状の変化等を防止しつつチャージアップを消去させ
ることができるので、イオン注入量等の製造工程のパラ
メータを変更する必要がなく、チャージアップダメージ
がなくて歩留りの高い半導体装置を安定的に製造するこ
とができる。
【００２８】請求項３の半導体装置の製造方法では、ア
ルミ配線用のコンタクト孔の形成等で生じたチャージア
ップを消去させることができ、しかも配線用のアルミ膜
の融点が低いにも拘らずチャージアップを消去させるこ
とができるので、アルミ配線を有しておりしかもチャー
ジアップダメージがなくて歩留りの高い半導体装置を製
造することができる。
ルミ配線用のコンタクト孔の形成等で生じたチャージア
ップを消去させることができ、しかも配線用のアルミ膜
の融点が低いにも拘らずチャージアップを消去させるこ
とができるので、アルミ配線を有しておりしかもチャー
ジアップダメージがなくて歩留りの高い半導体装置を製
造することができる。
【図１】本願の発明をＭＯＳ電界効果トランジスタの製
造に適用した第１実施例を工程順に示す側断面図であ
る。
造に適用した第１実施例を工程順に示す側断面図であ
る。
【図２】本願の発明の第２実施例で製造したＭＮＯＳ構
造のトランジスタの閾値電圧を示すグラフである。
造のトランジスタの閾値電圧を示すグラフである。
１７ コンタクト孔 １８ アルミ配線
Claims (3)
- 【請求項１】 半導体装置の製造過程で生じたチャージ
アップを熱処理によって消去させることを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記熱処理の温度が７００℃以上である
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 アルミ配線用のコンタクト孔を形成した
後で且つ前記配線用のアルミ膜を形成する前に前記熱処
理を行うことを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30932892A JPH06140373A (ja) | 1992-10-23 | 1992-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30932892A JPH06140373A (ja) | 1992-10-23 | 1992-10-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140373A true JPH06140373A (ja) | 1994-05-20 |
Family
ID=17991698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30932892A Pending JPH06140373A (ja) | 1992-10-23 | 1992-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
-
1992
- 1992-10-23 JP JP30932892A patent/JPH06140373A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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