JPH06139709A - Address mark detector for magnetic disk - Google Patents
Address mark detector for magnetic diskInfo
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- JPH06139709A JPH06139709A JP28576192A JP28576192A JPH06139709A JP H06139709 A JPH06139709 A JP H06139709A JP 28576192 A JP28576192 A JP 28576192A JP 28576192 A JP28576192 A JP 28576192A JP H06139709 A JPH06139709 A JP H06139709A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、磁気ディスク装置のア
ドレスマークの検出に関し、特にＳＤＲ（スプリットデ
ータレコーディング）を使用する磁気ディスクのアドレ
スマーク検出装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the detection of address marks in a magnetic disk device, and more particularly to a magnetic disk address mark detection device using SDR (split data recording).
【０００２】[0002]
【従来の技術】ディジタル磁気記録の場合、記録された
データは、再生信号のピークとなる。よって、磁気ディ
スクからデータを読み出すとき、磁気ヘッドからの再生
信号を微分して、ピークを検出し、リードデータを生成
する。生成されたリードデータを復調するための基準と
なるのがアドレスマークである。このアドレスマークを
検出した後にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）の動作を開始し、データを再生する。2. Description of the Related Art In the case of digital magnetic recording, recorded data has a peak of a reproduced signal. Therefore, when reading the data from the magnetic disk, the read signal from the magnetic head is differentiated to detect the peak and generate the read data. The address mark serves as a reference for demodulating the generated read data. After detecting this address mark, the PLL (Phase Locked Lo)
Op) operation is started and data is reproduced.
【０００３】従来、アドレスマークを検出する方法とし
て、その変調方式では発生しないデータのパターンであ
るイリーガルパターンをアドレスマークとして記録し、
このイリーガルパターンを検出することによってアドレ
スマークの検出としている。Conventionally, as a method of detecting an address mark, an illegal pattern, which is a pattern of data that does not occur in the modulation method, is recorded as an address mark,
The address mark is detected by detecting this illegal pattern.
【０００４】図２（ａ）は磁気記録パターンであり、変
復調はＲＬＬ（１−７）とする。ＰＬＬを磁気ディスク
からの再生されたデータとロックさせて、再生データに
同期したクロックが生成される。このクロックであるＰ
ＬＯ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｏｓｃｉｌｌａｔｏ
ｒ）クロックの１クロック周期をＴとする。FIG. 2A shows a magnetic recording pattern, and the modulation / demodulation is RLL (1-7). The PLL is locked with the reproduced data from the magnetic disk to generate a clock synchronized with the reproduced data. This clock is P
LO (Phase Locked Oscilato)
r) Let T be one clock cycle of the clock.
【０００５】２１のアドレスマークは８Ｔ，８Ｔ，１２
Ｔ，１２ＴのＲＬＬ（１−７）のイリーガルパターンを
記録し、ＰＬＬをロックさせるためのＰＬＬのプリアン
ブル領域を３Ｔで記録し、次の領域にＩＤを記録する。21 address marks are 8T, 8T, 12
The TLL and 12T RLL (1-7) illegal patterns are recorded, the PLL preamble area for locking the PLL is recorded at 3T, and the ID is recorded in the next area.
【０００６】このような磁気記録パターンにおいて、ア
ドレスマークを検出する時点では、ＰＬＬは動作してい
ないため、時間間隔の基準であるＴを正確に判断できな
いので、２つの８Ｔの内どちらかで６Ｔ以上が検出さ
れ、かつ２つの１２Ｔの内どちらかで１０Ｔ以上が検出
されたとき、アドレスマークと判定する方法や、判定基
準を厳しくした方法として、２つの８Ｔの内両方で６Ｔ
以上の検出、かつ２つの１２Ｔの内どちらかで１０Ｔ以
上の検出でアドレスマークを判定するものがある。In such a magnetic recording pattern, since the PLL is not in operation at the time of detecting the address mark, T, which is the reference of the time interval, cannot be accurately determined. When the above is detected and 10T or more is detected in either of the two 12Ts, as a method of determining an address mark, or a method in which the determination criterion is strict, 6T in both of the two 8Ts is used.
There is a method in which the address mark is determined by the above detection and the detection of 10T or more in either of the two 12Ts.
【０００７】アドレスマークが検出されると、次の領域
はＰＬＬのプリアンブル領域と判断され、ＰＬＬの動作
を開始し、ＰＬＯクロックとリードデータ（３Ｔ）の同
期をとる。リードデータをＰＬＯクロックで取り込み、
（１−７）復調を行い、リードデータの再生を完了す
る。When the address mark is detected, the next area is judged to be the preamble area of the PLL, the operation of the PLL is started, and the PLO clock and the read data (3T) are synchronized. Take in the read data with the PLO clock,
(1-7) Demodulation is performed, and reproduction of read data is completed.
【０００８】[0008]
【発明が解決しようとする課題】ところが、このような
従来のアドレスマーク検出回路では、図２（ｂ）のよう
に実際のデータの記録または、再生をするデータ領域の
中に欠陥部２４があった場合、第３のピーク２７，第６
のピーク３０，第９のピーク３３をリードデータとして
検出し、第１のピーク２５，第２のピーク２６，第４の
ピーク２８，第５のピーク２９，第７のピーク３１，第
８のピーク３２，第１０のピーク３４，第１１のピーク
３５をリードデータとして検出しないため、正規の位置
にないが、８Ｔ，８Ｔ，１２Ｔ，１２Ｔと判断し、アド
レスマークの判定基準を満たしているため、アドレスマ
ークと判定してしまう。この欠陥部分をアドレスマーク
と判定すると、次の領域がＰＬＬのプリアンブル領域と
判断され、ＰＬＬがロックする周波数が３Ｔパターンで
ないため、その後のＩＤ領域と判断した領域でのデータ
の再生が正しく行われない。ＰＬＬのロックが正常に行
われていないので、その後、正規の位置にあるＩＤは、
正しく再生されない状態がえんえんと続くことになる。
再度アドレスマーク探索を行うためには、目的とするセ
クタのＩＤ情報の一部もしくは、すべてが正しく読み取
られる必要がある。図２（ｂ）の例では、リードコマン
ドを発行した後、ある一定時間経過してもリードできな
いためタイムアウトエラーによってアドレスマーク検出
回路がリセットされる。よって、データ中の欠陥をアド
レスマークと判定してからタイムアウトエラーが発生す
るまでの時間に磁気ヘッドが通過するセクタはすべて読
み出せないことになる。However, in such a conventional address mark detection circuit, there is a defective portion 24 in the data area in which actual data is recorded or reproduced as shown in FIG. 2B. If the third peak 27, the sixth
Of the first peak 25, the second peak 26, the fourth peak 28, the fifth peak 29, the seventh peak 31, and the eighth peak are detected as read data. Since the 32nd, 10th peak 34, and 11th peak 35 are not detected as read data, they are not at the proper positions, but they are determined to be 8T, 8T, 12T, and 12T, and the address mark determination criteria are satisfied. It will be judged as an address mark. When this defective portion is determined to be an address mark, the next area is determined to be the preamble area of the PLL, and the frequency locked by the PLL is not the 3T pattern. Therefore, the data is correctly reproduced in the area determined to be the ID area thereafter. Absent. Since the PLL is not locked normally, the ID in the regular position is
The state of not being played properly continues for a long time.
In order to perform the address mark search again, it is necessary that part or all of the ID information of the target sector be correctly read. In the example of FIG. 2B, after the read command is issued, the address mark detection circuit is reset due to a time-out error because the read operation cannot be performed within a certain period of time. Therefore, it is impossible to read all the sectors which the magnetic head passes during the time from when the defect in the data is determined to be the address mark until the time-out error occurs.
【０００９】本発明は、このような課題を解決するもの
であり、データの中にある欠陥によって、偽のアドレス
マークを検出しても、アドレスマークの誤検出と判定
し、再度アドレスマーク探索モードに戻し、正規の位置
にあるアドレスマークを検出できる磁気ディスクのアド
レスマーク検出装置の提供を目的とする。The present invention solves such a problem. Even if a false address mark is detected due to a defect in data, it is determined that the address mark is erroneously detected, and the address mark search mode is executed again. It is an object of the present invention to provide an address mark detecting device for a magnetic disk which can detect an address mark at a regular position.
【００１０】[0010]
【課題を解決するための手段】本発明は、上記の目的を
達成するため、アドレスマークの検出信号からＰＬＬプ
リアンブル期間に相当する時間を生成するタイマ手段
と、タイマ手段で生成された時間において、リードデー
タをカウントし、リードデータの周波数の最高周波数を
識別する第１のカウンタと、リードデータの周波数の最
低周波数を識別する第２のカウンタと、これら２つのカ
ウンタのデータからアドレスマークの誤検出を識別する
手段を備えた構成を有する。In order to achieve the above object, the present invention provides timer means for generating a time corresponding to a PLL preamble period from an address mark detection signal, and time generated by the timer means. A first counter that counts the read data and identifies the highest frequency of the read data, a second counter that identifies the lowest frequency of the read data, and an erroneous detection of an address mark from the data of these two counters. It has the structure provided with the means to identify.
【００１１】[0011]
【作用】本発明は上記した構成によって、アドレスマー
クを検出した後の記録周波数が３Ｔパターンか否かを判
定することによって、正規の位置にないアドレスマーク
を検出した場合、再度アドレスマークの探索を行い、正
規の位置にあるアドレスマークを正確に検出するように
作用する。According to the present invention, when the address mark which is not in the regular position is detected by judging whether the recording frequency after detecting the address mark is the 3T pattern or not, the address mark is searched again. It operates so as to accurately detect the address mark at the regular position.
【００１２】[0012]
【実施例】以下、図面を参照しながら本発明を説明す
る。図１は本発明の一実施例におけるアドレスマーク検
出装置のブロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of an address mark detecting device according to an embodiment of the present invention.
【００１３】１は、読み出し許可信号でハイレベルで読
み出し許可、ローレベルで読み出し禁止となる信号であ
る。２は、ＲＧ１がハイレベルになるとアドレスマーク
を探索し、ＲＧ１がローレベルになるとクリアされる回
路である。３は、検出したことを示す信号で、アドレス
マークを探すときローレベルで、アドレスマーク検出時
ハイレベルとなる信号である。ＡＭＤ３は１度ハイレベ
ルになると、ＡＭＤＥＲＲＯＲ１９がハイレベルになる
か、ＲＧ１がローレベルなるまでクリアされない。ＡＭ
Ｄ ＥＲＲＯＲ１９がハイレベルになると、アドレスマ
ークが誤検出されたことになり、ＡＭＤ３はローレベル
となり、再度アドレスマークを探すモードに戻る。４
は、磁気ディスクに書かれているデータ列を再生した信
号である。５は、基準クロックである。Reference numeral 1 is a read enable signal, which is a signal that enables read at a high level and disables read at a low level. Reference numeral 2 is a circuit that searches for an address mark when RG1 goes high and is cleared when RG1 goes low. Reference numeral 3 is a signal indicating detection, which is a low level when searching for an address mark and a high level when detecting an address mark. Once AMD3 goes high, it is not cleared until AMDERROR19 goes high or RG1 goes low. AM
When D ERROR 19 becomes high level, it means that the address mark is erroneously detected, AMD 3 becomes low level, and the mode returns to the mode for searching the address mark again. Four
Is a signal obtained by reproducing the data string written on the magnetic disk. Reference numeral 5 is a reference clock.
【００１４】７，８，９は、クロックの数をカウントす
るカウンタである。カウンタのＣＫ端子はクロックの入
力端子であり、Ｄ端子は、カウンタに設定するデータの
入力端子であり、Ｌ端子は、カウンタにデータを設定す
るロード信号の入力端子であり、Ｃ端子は、カウンタが
オーバフローしたときのキャリーアウト信号の出力端子
である。Ｌ端子では、ハイレベルでデータがロードさ
れ、ローレベルでカウントされる。Ｃ端子は、アクティ
ブハイの信号である。カウンタへロードするデータは、
マイクロコンピュータ６からＤ端子へ入力されるデータ
を使って設定される。Reference numerals 7, 8, and 9 are counters for counting the number of clocks. The CK terminal of the counter is a clock input terminal, the D terminal is a data input terminal for setting the counter, the L terminal is a load signal input terminal for setting the counter data, and the C terminal is a counter. This is the output terminal of the carry-out signal when the overflow occurs. At the L terminal, data is loaded at a high level and counted at a low level. The C terminal is an active high signal. The data loaded to the counter is
It is set using the data input from the microcomputer 6 to the D terminal.
【００１５】１０，１５，１６は、リセットセットフリ
ップフロップ（以下、ＲＳ−ＦＦという）である。Ｓ端
子は、アクティブハイの信号であり、ハイレベルでＱ端
子はハイにセットされる。Ｒ端子もアクティブハイの信
号であり、ハイレベルでＱ端子はローにリセットされ
る。Reference numerals 10, 15 and 16 are reset set flip-flops (hereinafter referred to as RS-FF). The S terminal is an active high signal, and the Q terminal is set to high at a high level. The R terminal is also an active high signal, and at the high level, the Q terminal is reset to low.
【００１６】１１，１２，１８は、Ｄフリップフロップ
（以下、Ｄ−ＦＦという）である。Ｒ端子はリセット端
子でハイレベルでＱ端子の出力はローレベルになる。Ｃ
Ｋ端子に入力されるクロックの立ち上がりでＤ端子に入
力されたデータをラッチし、そのデータをＱ端子から出
力する。Reference numerals 11, 12, and 18 are D flip-flops (hereinafter referred to as D-FF). The R terminal is a reset terminal and is at a high level, and the output of the Q terminal is at a low level. C
The data input to the D terminal is latched at the rising edge of the clock input to the K terminal, and the data is output from the Q terminal.
【００１７】リセット時、およびカウンタ７からキャリ
ーアウトが出力されたときＲＳ−ＦＦ１０の出力はロー
レベルとなり、マイクロコンピュータ６から出力された
データがカウンタ７，８，９にロードされる。ＡＭＤ３
がハイレベルになるとＲＳ−ＦＦ１０にハイがセットさ
れ、カウンタ７は、ロードされたデータからＣＬＯＣＫ
５のカウントを開始し、カウンタ８，９はロードされた
データからデータパルスＲＤＰ４のカウントを開始す
る。カウンタ７は、設定されたデータからカウントを行
い、オーバフローしたときキャリーアウト信号を出力
し、ＲＳ−ＦＦ１０をリセットする。ＲＳ−ＦＦ１０の
出力はローレベルになり、カウンタ７，８，９はカウン
トを止める。At the time of reset and when carry out is output from the counter 7, the output of the RS-FF 10 becomes low level, and the data output from the microcomputer 6 is loaded into the counters 7, 8 and 9. AMD3
When RS becomes high level, RS-FF10 is set to high and the counter 7 reads CLOCK from the loaded data.
5, the counters 8 and 9 start counting data pulses RDP4 from the loaded data. The counter 7 counts from the set data, outputs a carry-out signal when it overflows, and resets the RS-FF 10. The output of the RS-FF10 becomes low level, and the counters 7, 8 and 9 stop counting.
【００１８】アドレスマークを探索するとき、ＡＭＤ３
はローレベルとなり、ＲＳ−ＦＦ１５の出力はローレベ
ル、ＲＳ−ＦＦ１６はハイレベルとなる。When searching for an address mark, AMD3
Becomes low level, the output of RS-FF15 becomes low level, and RS-FF16 becomes high level.
【００１９】カウンタ８がオーバフローしたとき、キャ
リーアウト信号をＤ−ＦＦ１１でラッチする。Ｄ−ＦＦ
１１の出力はハイレベルとなり、ＲＳ−ＦＦ１５はセッ
トされ、ＲＳ−ＦＦ１５の出力はハイレベルになる。よ
って、ＯＲ１７の出力はハイレベルとなる。カウンタ７
がオーバフローしなかったとき、ＲＳ−ＦＦ１５の出力
はローレベルのままで、ＯＲ１７の出力は、ＲＳ−ＦＦ
１６の出力となる。Ｄ−ＦＦ１８は、カウンタ７がオー
バフローし、キャリーアウトが出力され、ＲＳ−ＦＦ１
０がリセットされる時点で、ＯＲ１７の出力レベルをラ
ッチする。When the counter 8 overflows, the carry-out signal is latched by the D-FF 11. D-FF
The output of 11 becomes high level, RS-FF15 is set, and the output of RS-FF15 becomes high level. Therefore, the output of OR17 becomes high level. Counter 7
Does not overflow, the output of RS-FF15 remains low level and the output of OR17 is RS-FF.
16 outputs. In the D-FF 18, the counter 7 overflows, carry-out is output, and RS-FF1
The output level of OR17 is latched when 0 is reset.
【００２０】カウンタ９がオーバフローしたとき、キャ
リーアウト信号をＤ−ＦＦ１２でラッチする。Ｄ−ＦＦ
１２の出力はハイレベルとなり、ＲＳ−ＦＦ１６はリセ
ットされ、ＲＳ−ＦＦ１６の出力はローレベルになる。
よって、ＯＲ１７の出力は、ＲＳ−ＦＦ１５の出力とな
る。カウンタ９がオーバフローしなかったとき、ＲＳ−
ＦＦ１６の出力はハイレベルのままで、ＯＲ１７の出力
は、ハイレベルとなる。Ｄ−ＦＦ１８は、カウンタ７が
オーバフローし、キャリーアウトが出力され、ＲＳ−Ｆ
Ｆ１０がリセットされる時点で、ＯＲ１７の出力レベル
をラッチする。When the counter 9 overflows, the carry-out signal is latched by the D-FF 12. D-FF
The output of 12 becomes high level, RS-FF16 is reset, and the output of RS-FF16 becomes low level.
Therefore, the output of OR17 becomes the output of RS-FF15. When the counter 9 does not overflow, RS-
The output of the FF16 remains high level, and the output of the OR17 becomes high level. In the D-FF 18, the counter 7 overflows, carry-out is output, and RS-F
The output level of OR17 is latched when F10 is reset.
【００２１】アドレスマークを探索するとき、ＡＭＤ３
はローレベルとなり、Ｄ−ＦＦ１８は、ローレベルとな
る。When searching for an address mark, AMD3
Becomes a low level, and the D-FF 18 becomes a low level.
【００２２】よって、カウンタ８は、カウンタ７によっ
て設定された時間内にカウントするＲＤＰ４の最高カウ
ント値を決定し、カウンタ９は、ＲＤＰ４の最低のカウ
ント値を決定することによって、アドレスマークの後の
記録周波数をチェックする。Therefore, the counter 8 determines the maximum count value of the RDP 4 to count within the time set by the counter 7, and the counter 9 determines the minimum count value of the RDP 4 to determine the maximum count value of the RDP 4. Check the recording frequency.
【００２３】図２（ａ）のように正規の位置にあるアド
レスマークを検出するとき、アドレスマーク２１の後の
ＰＬＬプリアンブル２２の期間の記録周波数は決まって
おり、カウンタ８，９はＲＤＰ４を２４カウントする。
ただし、回転変動等の要因によってカウント値が変動す
る可能性があるので、ここではこの回転変動分を±２カ
ウントとする。カウンタ９には、２２カウントでオーバ
フローする値を、カウンタ８には、２６カウントでオー
バフローする値を設定する。カウンタ７で設定された時
間内にカウンタ９は、必ずオーバフローし、カウンタ８
は、必ずオーバフローしないことになる。ＲＳ−ＦＦ１
５，１６の出力はローレベルとなり、ＯＲ１７の出力も
ローレベルとなる。Ｄ−ＦＦ１８はカウンタ７がオーバ
フローする時点でローレベルをラッチし、ＡＭＤ ＥＲ
ＲＯＲ１９はローレベルとなる。よって、アドレスマー
クは正常に検出されたことになる。When detecting the address mark at the regular position as shown in FIG. 2A, the recording frequency during the period of the PLL preamble 22 after the address mark 21 is fixed, and the counters 8 and 9 set the RDP 4 to 24. To count.
However, since the count value may fluctuate due to factors such as rotational fluctuations, the rotational fluctuation is set to ± 2 counts here. The counter 9 is set to a value that overflows at 22 counts, and the counter 8 is set to a value that overflows at 26 counts. The counter 9 always overflows within the time set by the counter 7, and the counter 8
Will never overflow. RS-FF1
The outputs of 5 and 16 are low level, and the output of OR17 is also low level. The D-FF 18 latches the low level when the counter 7 overflows, and the AMD ER
ROR19 becomes low level. Therefore, the address mark is normally detected.
【００２４】図２（ｂ）のようにデータの途中で欠陥部
２４が発生した場合、カウンタ７で設定された時間内に
カウンタ８，９がカウントする値は１７である。よっ
て、カウンタ８，９はオーバフローしない。ＲＳ−ＦＦ
１６の出力はハイレベル、ＲＳ−ＦＦ１５の出力はロー
レベルとなり、ＯＲ１７の出力はハイレベルとなる。Ｄ
−ＦＦ１８はカウンタ７がオーバフローする時点でハイ
レベルをラッチし、ＡＭＤ ＥＲＲＯＲ１９はハイレベ
ルとなる。よって、アドレスマークは誤検出されたこと
になる。When a defective portion 24 occurs in the middle of the data as shown in FIG. 2B, the value counted by the counters 8 and 9 is 17 within the time set by the counter 7. Therefore, the counters 8 and 9 do not overflow. RS-FF
The output of 16 becomes high level, the output of RS-FF15 becomes low level, and the output of OR17 becomes high level. D
The -FF18 latches the high level when the counter 7 overflows, and the AMD ERROR 19 becomes the high level. Therefore, the address mark is erroneously detected.
【００２５】図２（ｃ）では、あらかじめあるセクタの
中に欠陥部２４があることがわかっているとき、データ
は、すべて最高記録周波数で書いた場合の例を示す。カ
ウンタ７で設定された時間内にカウンタ８，９がカウン
トする値は４８である。よって、カウンタ８，９はオー
バフローする。ＲＳ−ＦＦ１５の出力はハイレベル、Ｒ
Ｓ−ＦＦ１６の出力はローレベルとなり、ＯＲ１７の出
力はハイレベルとなる。Ｄ−ＦＦ１８はカウンタ７がオ
ーバフローする時点でハイレベルをラッチし、ＡＭＤ
ＥＲＲＯＲ１９はハイレベルとなる。よって、アドレス
マークは誤検出されたことになる。FIG. 2C shows an example in which all the data is written at the highest recording frequency when it is known in advance that there is a defective portion 24 in a certain sector. The value counted by the counters 8 and 9 within the time set by the counter 7 is 48. Therefore, the counters 8 and 9 overflow. The output of RS-FF15 is high level, R
The output of S-FF16 becomes low level, and the output of OR17 becomes high level. The D-FF 18 latches the high level when the counter 7 overflows, and the AMD
ERROR19 becomes high level. Therefore, the address mark is erroneously detected.
【００２６】このように本実施例によると、アドレスマ
ークの誤検出が発生したとき、ＡＭＤ ＥＲＲＯＲ１９
の出力はハイレベルとなり、正常のアドレスマークの検
出が行われたときやアドレスマーク探索時、ＡＭＤ Ｅ
ＲＲＯＲ１９の出力はローレベルになる。ＡＭＤ ＥＲ
ＲＯＲ１９がハイレベルのとき、アドレスマークの誤検
出が行われたことになるので、再度アドレスマーク探索
を行う。アドレスマーク探索時、ＡＭＤ３はローレベル
となり、ＡＭＤ ＥＲＲＯＲ１９はローレベルにクリア
される。As described above, according to the present embodiment, when the erroneous detection of the address mark occurs, the AMD ERROR 19
Output becomes high level, and when the normal address mark is detected or when the address mark is searched, AMD E
The output of RROR19 becomes low level. AMD ER
When the ROR 19 is at the high level, it means that the address mark is erroneously detected, and therefore the address mark search is performed again. At the time of searching for the address mark, AMD3 becomes low level and AMD ERROR 19 is cleared to low level.
【００２７】なお、本実施例では、（１−７）変調のア
ドレスマーク検出について説明したが、他の変調方式、
例えば（２−７）変調においても同様の検出回路にてア
ドレスマークの誤検出への対策ができることは言うまで
もない。In this embodiment, the address mark detection of (1-7) modulation has been described, but other modulation methods,
Needless to say, for example, in the (2-7) modulation, the same detection circuit can also be used to prevent erroneous detection of the address mark.
【００２８】[0028]
【発明の効果】本発明によると、上記実施例から明らか
なように、アドレスマークを検出した後の記録周波数が
３Ｔパターンか否かを判定することによって、正規の位
置にないアドレスマークを検出した場合、再度アドレス
マークの探索を行うことによって、正規の位置にあるア
ドレスマークを正確に検出することが可能になる。よっ
て、データ中の欠陥をアドレスマークと判定してもタイ
ムアウトエラーが発生することなく、次のセクタのアド
レスマークは正しく認識できる磁気ディスクのアドレス
マークの検出装置を提供できる。According to the present invention, as is apparent from the above-described embodiment, the address mark which is not in the regular position is detected by determining whether or not the recording frequency after detecting the address mark is the 3T pattern. In this case, by searching the address mark again, it becomes possible to accurately detect the address mark at the regular position. Therefore, it is possible to provide the address mark detecting device of the magnetic disk which can correctly recognize the address mark of the next sector without causing a time-out error even if the defect in the data is determined as the address mark.
【図１】本発明の一実施例における磁気ディスクのアド
レスマーク検出装置の構成を示すブロック図FIG. 1 is a block diagram showing a configuration of an address mark detection device for a magnetic disk according to an embodiment of the present invention.
【図２】磁気ディスクの記録パターンを示す波形図FIG. 2 is a waveform diagram showing a recording pattern of a magnetic disk.
１ ＡＭＤ回路 ２ マイクロコンピュータ ７，８，９ カウンタ １０，１５，１６ ＲＳフリップフロップ １１，１２，１８ Ｄフリップフロップ １３，１４ インバータ １７ ＯＲ回路 DESCRIPTION OF SYMBOLS 1 AMD circuit 2 Microcomputer 7,8,9 Counter 10,15,16 RS flip-flop 11,12,18 D flip-flop 13,14 Inverter 17 OR circuit
Claims (1)
リアンブル期間に相当する時間を生成するタイマ手段と
前記タイマ手段で生成された時間において、前記リード
データをカウントし、前記リードデータの周波数の最高
周波数を識別する第１のカウンタと、前記リードデータ
の周波数の最低周波数を識別する第２のカウンタと、前
記２つのカウンタのデータからアドレスマークの誤検出
を識別する手段とを備え、アドレスマークが誤検出され
た場合には再度アドレスマークの検出を起動するように
構成した磁気ディスクのアドレスマーク検出装置1. A timer means for generating a time corresponding to a PLL preamble period from a detection signal of an address mark, and the read data is counted in the time generated by the timer means, and the highest frequency of the frequency of the read data is determined. A first counter for identifying, a second counter for identifying the lowest frequency of the frequency of the read data, and a means for identifying erroneous detection of an address mark from the data of the two counters are provided. Address mark detection device for a magnetic disk configured to activate address mark detection again
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28576192A JPH06139709A (en) | 1992-10-23 | 1992-10-23 | Address mark detector for magnetic disk |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28576192A JPH06139709A (en) | 1992-10-23 | 1992-10-23 | Address mark detector for magnetic disk |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139709A true JPH06139709A (en) | 1994-05-20 |
Family
ID=17695713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28576192A Pending JPH06139709A (en) | 1992-10-23 | 1992-10-23 | Address mark detector for magnetic disk |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139709A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417225B1 (en) * | 1996-04-16 | 2004-04-21 | 삼성전자주식회사 | Device for improving servo address mark detection |
-
1992
- 1992-10-23 JP JP28576192A patent/JPH06139709A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417225B1 (en) * | 1996-04-16 | 2004-04-21 | 삼성전자주식회사 | Device for improving servo address mark detection |
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