JPH06139156A - キャッシュメモリの故障検出装置 - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュメモリの動作を中断することな
く、キャッシュメモリでの故障検出を実施することを可
能とする故障検出装置を得る。 【構成】 故障検出の実施位置を示し、キャッシュメモ
リでのミスヒットの発生毎に値を変更するカウンター回
路５と、カウンター回路５に指定される第１メモリ領域
３６と、その指定された位置での情報を一時格納する第
２メモリ領域３７とを有するタグメモリ回路１２と、タ
グメモリ回路１２へ書き込んだ故障診断情報と読み出さ
れた故障診断情報とを比較する比較回路１０と、故障検
出のための故障診断情報を発生する情報発生回路６と、
カウンター回路５で示された位置での故障診断情報の書
き込みと読み出しとを制御し、比較回路１０からの比較
結果情報２８を入力して故障信号３３を出力する制御手
段７とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理分野で用いられ
るキャッシュメモリシステムに関し、特にキャッシュメ
モリのタグメモリ回路や比較回路での故障を動作中に検
出する故障検出装置に関する。

【０００２】

【従来の技術】従来、この種のキャッシュメモリの故障
検出装置では、キャッシュメモリのアドレス管理タグ情
報を格納したタグメモリ回路に対し、自己診断装置から
の故障診断情報による書き込みと読み出しを実施するこ
とによる故障検出の方法が取られている。図５にこの種
の自己診断装置を備えたキャッシメモリの一例を示す。
同図において、１はＣＰＵ、２は主記憶装置、３は入出
力装置、４はアドレスラッチ回路、１３はキャッシュデ
ータメモリ回路、３８はタグメモリ回路、１０は比較回
路、１６はシステムバスである。また、１４はアドレス
バス、１５はデータバス、１７はアドレス情報の上位ビ
ット情報、１８はアドレス情報の一部の情報、３３は故
障信号、３４は応答信号である。

【０００３】自己診断装置４４は、故障診断情報を発生
する情報発生回路６と、タグメモリ回路３８へ故障診断
情報を書き込むための書き込み制御信号４２及びタグメ
モリ回路３８に書き込まれた故障診断情報を読み出すた
めの読み出し制御信号４３とを出力する診断用制御回路
４１と、タグメモリ回路３８での書き込みと読み込みの
対象位置を順次指定するカウンター回路５と、タグメモ
リ回路３８へ書き込んだときの故障診断情報及びタグメ
モリ回路３８より読み出された故障診断情報を比較する
自己診断用比較回路３９と、自己診断用比較回路３９の
累積結果を記憶するフラグ回路４０とから構成されてい
る。

【０００４】このキャッシュメモリでの自己診断装置の
動作は、キャッシュメモリシステム構成から切り離した
状態で、情報発生回路６から故障診断情報が出力され、
カウンター回路５により示されたタグメモリ回路３８の
アドレス管理タグ情報２７の位置に対し、診断用制御回
路４１からタグメモリ回路３８への書き込み制御信号４
２により故障診断情報での書き込みが実行され、これを
タグメモリ回路３８の全位置に対して実施される。その
書き込み実施後、カウンター回路５により示されるタグ
メモリ回路３８の全位置に書き込まれた故障診断情報
が、診断用制御回路４１からのタグメモリ回路３８への
読み出し制御信号４３によりタグメモリ回路３８の全位
置から順次に前記書き込んだ故障診断情報が読み出され
る。その読み出された故障診断情報と書き込み実施時の
故障診断情報とが順次に自己診断用比較回路３９に入力
され、自己診断用比較回路３９からの結果情報の累積し
た情報がフラグ回路４０において記憶される。このフラ
グ回路４０での情報により、タグメモリ回路３８におい
て、故障の発生を判断している。

【０００５】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリの故障検出装置では、自己診断装置によりタ
グメモリ回路の全ての位置に対する故障検出を実施して
いるが、自己診断の機能が動作しているときは、キャッ
シュメモリのタグメモリ回路に対して、故障診断情報に
て書き込み又は読み出しを実施しているために、通常の
キャッシュ動作中でのタグメモリ回路のアドレス管理タ
グ情報を書き換えることになり、キャッシュデータメモ
リ回路との対応が一致しなくなるので、キャッシュメモ
リシステム構成上から切り離した状態でしか実施できな
い。また、タグメモリ回路の全部のアドレス管理タグ情
報の位置に対して故障検出のための書き込みと読み出し
とを実施完了するには多くのテスト時間を必要とすると
いう問題がある。本発明の目的は、キャッシュメモリシ
ステムの動作を中断することなくキャッシュメモリの故
障検出を可能にした故障検出装置を提供することにあ
る。

【０００６】

【課題を解決するための手段】本発明は、キャッシュメ
モリに対するミスヒットより主記憶装置からキャッシュ
データメモリ回路へのデータの置き換え期間中にカウン
ター回路により指定されたタグメモリ回路の第１メモリ
領域の位置でのアドレス管理タグ情報の読み出し、その
アドレス管理タグ情報をタグメモリ回路の第２メモリ領
域に一時格納し、カウンター回路により指定された位置
に対し、故障診断情報での書き込みと書き込み位置での
情報の読み出しを実施し、それぞれを比較することによ
り故障検出を可能としている。また、故障検出の実施
後、タグメモリ回路の第２メモリ領域に格納したアドレ
ス管理タグ情報をタグメモリ回路の第２メモリ領域に格
納したアドレス管理タグ情報をタグメモリ回路の第１メ
モリ領域に格納することにより、タグメモリ回路とキャ
ッシュデータメモリ回路との対応をとり、キャッシュ動
作を中断することなく、動作を再開することを可能とす
る。更に、故障検出の対象となるタグメモリ回路のアド
レス管理タグ情報の位置は、カウンター回路により全て
のアドレス管理タグ情報の位置に渡って順次に実施さ
れ、タグメモリ回路のアドレス管理タグ情報の個数分の
リプレースが発生すれば全ての検査が可能である。ま
た、故障検出でのテスト時間は、主記憶装置からキャッ
シュデータメモリ回路へのデータの置き換え期間と並行
して動作するので、自己診断装置によるテスト時間と比
べて特別なテスト時間は不必要になる。

【０００７】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。同図
において、図５の従来構成と等価な部分には同一符号を
付してある。その従来構成に対して、本実施例では、制
御手段７、インデックス選択回路８、タグ選択回路９、
比較回路１１を設けている。また、タグメモリ回路１２
は、第１メモリ領域３６と第２メモリ領域３７とで構成
されている。第１メモリ領域３６は書き込み信号２４と
読み出し信号２３とで情報の書き込み、読み出しが行わ
れる。第２メモリ領域３７は書き込み信号２７と読み出
し信号２６とで情報の書き込み、読み出しが行われる。

【０００８】次に、図１の具体的動作を説明する。ま
ず、ＣＰＵ１のアドレス情報がアドレスバス１４を介し
てアドレスラッチ回路４に記憶される。そのアドレスラ
ッチ回路４に記憶したアドレス情報の一部の情報１８を
入力したインデックス選択回路８からの出力情報（以
降、インデックス情報２１という。）がタグメモリ回路
１２に入力され、その第１メモリ領域３６内を検索し、
アドレス管理タグ情報２７が読み出される。その読み出
されたアドレス管理タグ情報２７とタグ選択回路９から
の出力情報（以降、アクセスタグ情報２２という。）と
が比較回路１０において比較され、その結果比較結果情
報２８よりＣＰＵ１の要求データが、キャッシュデータ
メモリ回路１３上に存在するか否かを判定する。

【０００９】前記アドレス管理タグ情報２７とタグ選択
回路９からのアクセスタグ情報２２との比較が一致した
場合には、ＣＰＵ１の要求データがキャッシュデータメ
モリ回路１３上に存在するので、出力回路１１からキャ
ッシュデータメモリ回路１３に対し読み出し信号２９と
ＣＰＵ１への応答信号３４とを出力する。キャッシュデ
ータメモリ回路１３は、前記読み出し信号２９によりＣ
ＰＵ１の要求データをデータバス１５に出力する。一
方、応答信号３４を入力されたＣＰＵ１は、データバス
１５から求めるデータを受取り、動作を終了する。

【００１０】しかし、アドレス管理タグ情報２７とタグ
選択回路９からのアクセスタグ情報２２との比較が不一
致の結果を示した場合には、インデックス情報２１によ
り指定されたアドレス管理タグ情報の位置が置き換えの
対象に選ばれ、そのアドレス管理タグ情報の位置に対応
したキャッシュデータメモリ１３上に主記憶装置２から
ＣＰＵ１の要求データを含む一定単位でのデータブロッ
クをシステムバス１６を介し、複数回数のバスサイクル
によって書き込みが実施される。これらの動作と本発明
でのキャッシュの故障検出装置での動作とを図２及び図
３のフローチャートに示す。

【００１１】キャッシュデータメモリ回路１３への置き
換え動作と並行して、比較回路１０からの比較結果情報
２８が不一致を示すことにより起動される制御手段７
は、出力回路１１に対しＣＰＵ１への応答信号３４の出
力を無効に固定する無効化信号３０と、インデックス選
択回路８からのインデックス情報２１をＣＰＵ１のアド
レス情報の一部の情報１８側からカウンター回路５から
の出力情報１９側へと選択する切り換え信号３１とを出
力する。そして、インデックス選択回路８において、カ
ウンター回路５からの出力情報より指定されたアドレス
管理タグ情報の位置に対し、制御手段７からの第１メモ
リ領域３６への読み出し信号２３が出力され、読み出さ
れたアドレス管理タグ情報をタグメモリ回路１２の第２
メモリ領域３７に入力し、制御手段７から出力される書
き込み信号２６により格納される。

【００１２】また、タグ選択回路９において、ＣＰＵ１
のアドレス情報の上位ビットの情報１７側から情報発生
回路６の故障診断情報２０側を選択する切り換える信号
３２が制御手段７から出力される。インデックス情報２
１により指定しているタグメモリ回路１２の第１メモリ
領域３６の位置に対し、制御手段７からの第１メモリ領
域３６への書き込み信号２４によりタグ選択回路９から
のアクセスタグ情報２２での書き込みを実施する。その
書き込み実施後に、書き込みを実施したタグメモリ回路
１２の位置に対して、制御手段７から第１メモリ領域３
６への読み出し信号２３が出力され、この第１メモリ領
域３６からそのアドレス管理タグ情報が読み出される。

【００１３】読み出されたアドレス管理タグ情報２７と
書き込んだアクセスタグ情報２２との比較を比較回路１
０において実施し、その比較結果情報２８を制御手段７
に出力する。この比較結果情報２８がタグメモリ回路１
２からのアドレス管理タグ情報と書き込んだアクセスタ
グ情報とにより一致を示した場合には故障がなかったと
判断することができ、故障検出の動作は正常終了とな
る。この故障検出の動作が完了した時点で、タグメモリ
回路１２の第２メモリ領域３７に格納したアドレス管理
タグ情報を第１メモリ領域３６に出力させるための読み
出し信号２３が制御手段７から出力され、そのアドレス
管理タグ情報をタグメモリ回路の第１メモリ領域３６に
対し書き込むための書き込み信号２４が制御手段７から
出力され、以前にアクセスタグ情報が読み出されたと同
じタグメモリ回路１２の第１メモリ領域３６の位置に格
納される。

【００１４】また、インデックス選択回路８からのイン
デックス情報２１は、制御手段７から出力される切り換
え信号３１によりカウンター回路５からの出力情報１９
側からＣＰＵ１のアドレス情報の一部の情報１８側へと
切り換わり、タグ選択回路９のアクセスタグ情報２２
は、制御手段７から出力される切り換え信号３２により
ＣＰＵ１のアドレス情報の上位ビット側の情報１７に切
り換わり、故障検出動作を終了する。この故障検出の動
作終了により制御手段７から出力回路１１への無効化信
号３０による解除が行われる。

【００１５】主記憶装置２からキャッシュデータメモリ
回路１３へのデータの置き換えが完了した時点で、タグ
選択回路９より出力されるアクセスタグ情報２２をタグ
メモリ回路１２の第１メモリ領域３６の置き換え位置に
登録を実施し、ＣＰＵ１に対する応答信号３４を出力回
路１１から出力するとともに、キャッシュデータメモリ
回路１３に対しては、読み出し信号２９を出力回路１１
より出力する。これにより、ＣＰＵ１は要求のデータを
データバス１５を介して受取ることになる。ここで、前
記した出力回路１１は比較回路１０からの比較結果情報
２８と制御手段７からの無効化信号３０とを入力し、出
力情報はＣＰＵ１への応答信号３４とキャッシュデータ
メモリ回路１３への読み出し信号２９で、無効化信号３
０により応答信号３４とキャッシュデータメモリ回路へ
の読み出し信号２９との出力信号を無効化している。

【００１６】一方、比較回路１０の比較結果情報２８に
よりタグ選択回路９からのアクセスタグ情報２２と読み
出されたアドレス管理タグ情報２７とが一致しなかった
場合には、制御手段７から故障信号３３が出力され、Ｃ
ＰＵ１に通知される。そして、置き換え動作を中止し、
インデックス選択回路８に対しては、切り換え信号３１
によりＣＰＵ１のアドレス情報の一部の情報１８側を選
択するとともに、タグ選択回路９に対しては、切り換え
信号３２によりＣＰＵ１のアドレス情報の上位ビットの
情報１７側を選択して出力させる。また、このカウンタ
ー回路５の出力情報を外部に読み出すことを実施すれ
ば、タグメモリ回路１２での故障の発生した位置を検出
することも可能である。

【００１７】以上の故障検出装置では、前記した故障検
出により、タグメモリ回路１２のアドレス管理タグ情報
に対し、診断情報発生を書き込むことにより、故障を容
易に検出することができ、併せて比較回路１０での故障
も検出することができる。ここで、故障診断情報の値を
変更したり、又は繰り返し実行することにより、１又は
０の固定故障や１から０又は０から１への遷移故障など
を検出することが可能である。また、タグメモリ回路１
２での全部が順次に故障検出テストの対象となり、アド
レス管理タグ情報に関し大変効率よく故障検出の実施が
でき、そして故障検出に必要とする時間は、主記憶装置
２からキャッシュデータメモリ回路１３へのデータの置
き換え期間と並行して動作するので、特にテスト時間と
いうのが不必要になる。

【００１８】これらの関係を具体的な数値で示すと、キ
ャッシュデータメモリ回路１３での１ブロックのサイズ
が３２バイトとして、主記憶装置２からキャッシュデー
タメモリ回路１３へのデータの転送量が２クロックサイ
クル当たり４バイトとしたなら、キャッシュデータメモ
リ回路１３への置き換えに必要なクロック数は、ブロッ
クサイズ３２バイトをサイクル当たりの転送量４バイト
で割った値にサイクル当たりクロック数２クロックを掛
けたもので、合計16クロックを必要とする。一方、キャ
ッシュメモリでの故障検出に必要なクロック数は、タグ
メモリ回路１２の第１メモリ領域３６から第２メモリ領
域３７への格納に２クロック、タグメモリ回路１２の第
１メモリ領域３６での故障検出のために４クロック、第
二メモリ領域３７から第１メモリ領域３６への格納に２
クロックと、キャッシュミスヒットの発生したアドレス
情報をタグメモリ回路に格納するのに２クロックとした
場合も考慮すれば、合計１０クロックを必要とする。よ
って、キャッシュデータメモリ回路１３への置き換え期
間中に並行して故障検出診断を動作させる事が十分可能
である。

【００１９】したがって、データの置き換え期間中に、
カウンター回路５により指示されたアドレス管理タグ情
報の位置に対し、書き込みと読み出しによる故障検出を
実施することにより、タグメモリ回路１２と比較回路１
０との故障検出がシステムでの動作中に実行することが
可能になり、このキャッシュメモリシステム自体の信頼
性が大きく向上することができる。また本発明で、故障
検出を行う位置でのアドレス管理タグ情報はタグメモリ
回路１２の第２メモリ領域３７に一時退避され、故障検
出が終わった時点でタグメモリ回路１２の第１メモリ領
域３６に書き戻されるので、タグメモリ回路１２とキャ
ッシュデータメモリ回路１３との一致性がとれて問題は
なく、故障検出による動作の中断なしに実行できる。

【００２０】図４は本発明の第２の実施例のブロック図
である。この実施例は、２つの連想単位を持った場合で
のキャッシュメモリシステムであり、２つのタグメモリ
回路１２ａ，１２ｂと、これら２つのタグメモリ回路１
２ａ，１２ｂに対応した２つのキャッシュデータメモリ
回路１３ａ，１３ｂとを備える点が前記実施例とは相違
している。なお、タグメモリ回路１２ａ，１２ｂには、
それぞれ第１メモリ領域３６ａ，３６ｂと、第２メモリ
領域３７ａ，３７ｂとが設けられる。

【００２１】この実施例の基本的動作は、前記第１実施
例と同じ動作であるが、２つの連想単位を有するので、
アドレス情報によるタグメモリ回路１２ａ，１２ｂを検
索し、その比較結果とともに不一致が発生したときに
は、２つの連想単位のタグメモリ回路１２ａ，１２ｂの
内、どちらかが置き換えの対象として選択されるが、本
発明の故障検出の場合には、２つの連想単位に対して同
時にタグメモリ回路１２ａ，１２ｂの第１メモリ領域３
６ａ，３６ｂから第２メモリ領域３７ａ，３７ｂに格納
するとともに、故障診断情報による書き込みと読み出し
を同時にすることが可能であるので、同時に故障診断の
判定を実施することが可能である。これにより、全ての
タグメモリ回路１２ａ，１２ｂをチェックするために
は、１連想単位分の個数を実施すればよく大変効率的で
ある。

【００２２】この実施例の場合は、２つの連想単位のキ
ャッシュメモリ構成とすることによりアドレス管理タグ
情報を格納する自由度が増加するので、キャッシュメモ
リシステムでのヒット率がより大きく向上することが可
能であるが、一方、より複雑な構造になるので信頼性の
必要が特に問題となるが、本発明により高い信頼性を得
ることが可能である。

【００２３】

【発明の効果】以上説明したように本発明は、キャッシ
ュメモリシステムにおいて、ＣＰＵのアドレス情報によ
りタグメモリ回路の内部を検索し、その比較結果、一致
したアドレス管理情報が存在しなかったときに、カウン
ター回路により示された位置に対し、タグメモリ回路の
第２メモリ領域にアドレス管理タグ情報の一時格納を実
行し、情報発生回路からの故障診断情報による書き込み
と読み出しとを実施して、読み出した故障診断情報との
比較結果により、キャッシュのタグメモリ回路での故障
と比較回路の故障とを容易に検出するもので、この動作
は、通常のキャッシュ動作を切り離して実施する必要な
く、動作中に実行することができる。また、故障診断実
施後には、一時格納していたタグメモリ回路の第２メモ
リ領域からアドレス管理タグ情報をタグメモリ回路の第
１メモリ領域の前位置に再書き込みを行うことにより、
その後のタグメモリ回路とキャッシュデータメモリ回路
との一致性の対応が取れ、動作を中断することなく実行
することができる。更に、タグメモリ回路において、第
１メモリ領域と第２メモリ領域と同じセル構成になって
いるので、故障検出のための回路規模が小さくできる。

【００２４】したがって、キャッシュミスヒットによる
置き換えがタグメモリ回路のアドレス管理タグ情報の個
数分発生した場合には、タグメモリ回路の全てに渡って
平等に実施することが可能である。また、複数の連想単
位を有するキャッシュシステムでは、同時に各連想単位
において故障検出を行うことができるので、１連想単位
でのアドレス管理タグ情報の個数分に実施することによ
り、すべてのタグメモリ回路に関して故障検出を実施が
可能である。以上より、タグメモリ回路に対しキャッシ
ュミスヒット期間中において、順次に故障検出を実施す
るので大変効率のよい故障検出となり、高い信頼性を容
易に得ることが可能である。また、この故障検出の動作
は、主記憶装置からキャッシュデータメモリ回路へのデ
ータの置き換え動作と並行して動作するので、特に故障
検出するための時間が不必要である。よって、キャッシ
ュメモリシステム構成する上での信頼性の向上に大いに
寄与することが可能である。

【図面の簡単な説明】

【図１】本発明の第１実施例のブロック図である。

【図２】図１の動作を示すフローチャートのその１であ
る。

【図３】図１の動作を示すフローチャートのその２であ
る。

【図４】本発明の第２実施例のブロック図である。

【図５】従来装置の一例のブロック図である。

【符号の説明】

１ ＣＰＵ ２ 主記憶装置 ３ 入出力装置 ４ アドレスラッチ回路 ５ カウンター回路 ６ 情報発生回路 ７ 制御手段 ８ インデックス選択回路 ９ タグ選択回路 １０ 比較回路 １１ 出力回路 １２，１２ａ，１２ｂ タグメモリ回路 １３，１３ａ，１３ｂ キャッシュデータメモリ回路 １４ アドレスバス １５ データバス １６ システムバス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリシステムにおいて、故
   障診断情報を出力する情報発生回路と、故障診断の実施
   位置の情報を出力するカウンター回路と、ＣＰＵのアド
   レス情報の上位ビットの情報と前記情報発生回路からの
   故障診断情報とを入力するタグ選択回路と、ＣＰＵのア
   ドレス情報の一部の情報と前記カウンター回路からの出
   力情報とを入力するインデックス選択回路と、前記タグ
   選択回路からの出力情報をアドレス管理タグ情報として
   格納しかつこれを取り出して一時格納した上で再度格納
   するタグメモリ回路と、前記タグ選択回路の出力情報と
   前記タグメモリ回路から取り出されるアドレス管理タグ
   情報とを入力する比較回路と、前記比較回路の結果情報
   を入力し、ＣＰＵへの応答信号を伝達する出力回路と、
   制御手段とを備え、前記タグメモリ回路は、前記タグ選
   択回路からの出力情報をアドレス管理タグ情報として格
   納し、格納したアドレス管理タグ情報を取り出す第１メ
   モリ領域と、前記第１メモリ領域に格納されたアドレス
   管理タグ情報を一時格納し、一時格納したアドレス管理
   タグ情報を前記第１メモリ領域に再格納する第２メモリ
   領域とから構成され、前記制御手段は、キャッシュメモ
   リでのミスヒットにより主記憶装置からキャッシュデー
   タメモリ回路へデータの置き換え発生時に、前記比較回
   路からの結果情報を入力とし、インデックス選択回路へ
   の切り換え信号，タグ選択回路への切り換え信号，タグ
   メモリ回路の第１メモリ領域への読み出し信号，タグメ
   モリ回路の第１メモリ領域への書き込み信号，タグメモ
   リ回路の第２メモリ領域への読み出し信号，タグメモリ
   回路の第２メモリ領域への書き込み信号，カウンター回
   路への制御信号，出力回路への無効化信号，及びＣＰＵ
   への故障信号を出力することを特徴とするキャッシュメ
   モリの故障検出装置。