JP2009048343A - キャッシュタグ試験方式 - Google Patents
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Abstract
【解決手段】システムに含まれるCPU数を検出するCPU数チェック部と,試験の対象となるキャッシュタグを持つ自CPU搭載のノードを識別するノードチェック部と,前記CPU数チェック部とノードチェック部とにより検出した試験対象CPUを搭載するノード以外の他ノードを指定してメモリを獲得するメモリ獲得部とを備え,メモリ獲得部により獲得した試験対象のメモリ領域に対し,期待値データを格納して,試験対象のメモリ領域のデータと期待値データを比較することにより試験を行うメモリ試験部とを備えるよう構成する。
【選択図】図1
Description
10 キャッシュタグ試験部
10a システム搭載のCPU数チェック部
10b CPU搭載のノードチェック部
10c 対象CPU搭載以外の他ノード指定のメモリ獲得部
10d 獲得メモリ資源試験部
11 テーブル
12 メモリアドレス空間
12−0〜12−(n−1) ノード0〜ノード(n−1)のアドレス空間
2 ハードウェア構成(プラットフォーム)
20−0〜20−(n−1) ノード0〜ノード(n−1)
21−0〜21−(n−1) 各ノード内のメモリ
22 各ノード内の複数のCPU(またはシステムコントローラSC)
23 各CPUまたはSC内のキャッシュタグ(またはタグテーブル)
24 クロスバー
Claims (3)
- それぞれがキャッシュタグを持つCPUとメモリとを含むノードが複数個と,前記複数のノードを相互に接続するクロスバーを備えたシステムにおけるオペレーティングシステムによるキャッシュタグ試験方式において,
前記システムに含まれるCPU数を検出するCPU数チェック部と,試験の対象となるキャッシュタグを持つ自CPU搭載のノードを識別するノードチェック部と,前記CPU数チェック部とノードチェック部とにより検出した試験対象CPUを搭載するノード以外の他ノードを指定してメモリを獲得するメモリ獲得部と,
前記メモリ獲得部により獲得した試験対象のメモリ領域に対し,期待値データを格納して,前記試験対象のメモリ領域のデータと期待値データを比較することにより試験を行うメモリ試験部とを備えることを特徴とするキャッシュタグ試験方式。 - 請求項1において,
前記複数の各ノードに備えたメモリのアドレス空間は,互いに異なる領域を構成し,
前記メモリ獲得部は,ノード指定メモリ獲得関数により一つのノードのCPUから別のノードのメモリのアドレス空間を試験対象の領域として指定されると,複数のノードの間を相互に接続するクロスバーを介して接続することを特徴とするキャッシュタグ試験方式。 - 請求項1において,
前記メモリ試験部は,期待値データを格納する領域を獲得する期待値データ格納領域獲得部と,前記メモリ獲得部により獲得した試験対象のメモリ領域に対して前記期待値データ格納領域の期待値データを書き込み,該試験対象のメモリ領域に書き込まれたデータと前記期待値データ格納領域の期待値データとを比較することを特徴とするキャッシュタグ試験方式。
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2007
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CN111180001B (zh) * | 2018-11-13 | 2023-10-13 | 爱思开海力士有限公司 | 存储器系统和测试系统 |
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