JPH06139070A - プロセッサにおける分岐制御方式 - Google Patents
プロセッサにおける分岐制御方式Info
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- JPH06139070A JPH06139070A JP28865992A JP28865992A JPH06139070A JP H06139070 A JPH06139070 A JP H06139070A JP 28865992 A JP28865992 A JP 28865992A JP 28865992 A JP28865992 A JP 28865992A JP H06139070 A JPH06139070 A JP H06139070A
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Abstract
(57)【要約】
【目的】 プロセッサにおける分岐制御方式に関し、分
岐先の命令フェッチにおいて命令変換に関するエラーが
発生した場合でも、その時の状態を保持する必要をなく
し、ハード量削減と、マシンサイクルの高速化を図るこ
とができることを目的とする。 【構成】 条件分岐命令の実行時に、分岐先命令のフェ
ッチを分岐条件の判定以前に行うプロセッサにおいて、
分岐先命令プリフェッチ中にアドレス変換に伴う例外が
発生したことを格納しておくフラグを設け、分岐しない
ときにはそのまま処理をせず、分岐したときにそのフラ
グを確認して改めて例外処理を行うものとして構成す
る。
岐先の命令フェッチにおいて命令変換に関するエラーが
発生した場合でも、その時の状態を保持する必要をなく
し、ハード量削減と、マシンサイクルの高速化を図るこ
とができることを目的とする。 【構成】 条件分岐命令の実行時に、分岐先命令のフェ
ッチを分岐条件の判定以前に行うプロセッサにおいて、
分岐先命令プリフェッチ中にアドレス変換に伴う例外が
発生したことを格納しておくフラグを設け、分岐しない
ときにはそのまま処理をせず、分岐したときにそのフラ
グを確認して改めて例外処理を行うものとして構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサにおける分
岐制御方式に係り、特にプリフェッチ命令を蓄える命令
バッファと、命令デコード回路と、命令実行部と、プリ
フェッチ制御回路４と、動的アドレス変換回路と命令コ
ードメモリとを有し、動的アドレス変換（ＤＡＴ）を行
うと共に、命令の先行フェッチを行うプロセッサにおけ
る分岐制御方式に関する。
岐制御方式に係り、特にプリフェッチ命令を蓄える命令
バッファと、命令デコード回路と、命令実行部と、プリ
フェッチ制御回路４と、動的アドレス変換回路と命令コ
ードメモリとを有し、動的アドレス変換（ＤＡＴ）を行
うと共に、命令の先行フェッチを行うプロセッサにおけ
る分岐制御方式に関する。
【０００２】
【従来の技術】現在、プロセッサにおける分岐命令の高
速化が進み、プロセッサにおいては、命令のパイプライ
ン処理等の先行制御が一般化してきている。このような
命令の先行制御においては、連続する命令列を実行する
場合には、非常に効率よく高速に動作するが、分岐命令
等により命令のシーケンスが変化する場合には、先行し
て実行した命令が無駄になるため、分岐命令が多く発行
されるとプロセッサの性能低下を来たす。従って、その
性能低下を抑えるために、分岐先の予測や、分岐アドレ
スに対する命令先行フェッチを行っている。このような
分岐先の命令のプリフェッチを行うプロセッサにおいて
は、分岐先の命令フェッチに対してアドレス変換（ＤＡ
Ｔ）の例外（ＴＬＢフォルト・ページフォルト・プロテ
クション例外等）が発生する場合がある。このような分
岐先の命令に対する例外は、条件分岐命令で分岐条件が
成立しなかった場合には、発生しないようにする必要が
ある。
速化が進み、プロセッサにおいては、命令のパイプライ
ン処理等の先行制御が一般化してきている。このような
命令の先行制御においては、連続する命令列を実行する
場合には、非常に効率よく高速に動作するが、分岐命令
等により命令のシーケンスが変化する場合には、先行し
て実行した命令が無駄になるため、分岐命令が多く発行
されるとプロセッサの性能低下を来たす。従って、その
性能低下を抑えるために、分岐先の予測や、分岐アドレ
スに対する命令先行フェッチを行っている。このような
分岐先の命令のプリフェッチを行うプロセッサにおいて
は、分岐先の命令フェッチに対してアドレス変換（ＤＡ
Ｔ）の例外（ＴＬＢフォルト・ページフォルト・プロテ
クション例外等）が発生する場合がある。このような分
岐先の命令に対する例外は、条件分岐命令で分岐条件が
成立しなかった場合には、発生しないようにする必要が
ある。
【０００３】そこで、従来の分岐先の命令フェッチを行
うプロセッサにおいては、条件判定が終了するまで分岐
先の命令フェッチに対するＤＡＴの例外処理を行わない
ようにしていた。このため、分岐先の命令フェッチ中に
ＤＡＴに関する例外が発生した場合には、以降の命令フ
ェッチを抑止し、その時の状態を保持して分岐条件が成
立した場合に例外処理が正しく行えるようにすることが
必要となる。
うプロセッサにおいては、条件判定が終了するまで分岐
先の命令フェッチに対するＤＡＴの例外処理を行わない
ようにしていた。このため、分岐先の命令フェッチ中に
ＤＡＴに関する例外が発生した場合には、以降の命令フ
ェッチを抑止し、その時の状態を保持して分岐条件が成
立した場合に例外処理が正しく行えるようにすることが
必要となる。
【０００４】
【発明が解決しようとする課題】従って、分岐先の命令
フェッチを行うプロセッサにおいては、ＤＡＴに関する
例外が発生直後の命令フェッチを抑止するために、高速
なＤＡＴの例外検出と、命令フェッチ制御が必要であ
り、このため、ハード量の増加、マシンサイクルの低下
をきたしていた。
フェッチを行うプロセッサにおいては、ＤＡＴに関する
例外が発生直後の命令フェッチを抑止するために、高速
なＤＡＴの例外検出と、命令フェッチ制御が必要であ
り、このため、ハード量の増加、マシンサイクルの低下
をきたしていた。
【０００５】そこで、本発明は、分岐先の命令フェッチ
において命令変換に関するエラーが発生した場合でも、
その時の状態を保持する必要をなくし、ハード量削減
と、マシンサイクルの高速化を図ることができるプロセ
ッサにおける分岐制御方式を提供することを目的とす
る。
において命令変換に関するエラーが発生した場合でも、
その時の状態を保持する必要をなくし、ハード量削減
と、マシンサイクルの高速化を図ることができるプロセ
ッサにおける分岐制御方式を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明において、上記の
課題を解決するための手段は、図１に示すように、プリ
フェッチ命令を蓄える命令バッファ（１）と、命令デコ
ード回路（２）と、命令実行部（３）と、プリフェッチ
制御回路（４）と、動的アドレス変換回路（５）と命令
コードメモリ（６）とを有し、動的アドレス変換（ＤＡ
Ｔ）を行うと共に、命令の先行フェッチを行うプロセッ
サにおいて、命令バッファ１は分岐先の命令列を保持す
る分岐先命令列保持手段ＩＢを有し、命令デコード回路
２は分岐アドレスが確定し分岐条件の評価がまだ行われ
ていないことを示す予約フラグＡを有し、プリフェッチ
制御回路３は、その分岐アドレスを保持する分岐先レジ
スタＢと、分岐アドレスが始まる連続する命令列をＡが
有効である期間フェッチする保持レジスタＣと、分岐先
アドレスが確定した時点での先行フェッチアドレスを保
持するフェッチアドレスレジスタＥとを有し、アドレス
変換回路は予約フラグＡが分岐先の命令フェッチ中であ
ることを示す間にアドレス変換回路に伴う例外が発生し
たことを保持する例外検出フラグＤを有し、条件分岐命
令の実行において、保持レジスタＣにより分岐先命令の
フェッチを再開し、分岐条件が成立しなかった場合に
は、フェッチアドレスレジスタＥに保持したアドレスか
ら命令の先行フェッチを再開し、分岐条件が成立した場
合で例外検出フラグＤにアドレス変換回路５に伴う例外
が発生していない場合には、分岐先レジスタＢの示す分
岐アドレスをプログラムカウンタにセットして、分岐先
命令列保持手段ＩＢの命令列を先行フェッチのデータと
し、保持レジスタＣでフェッチした命令以降の命令列の
先行フェッチを行う一方、例外検出フラグＤにアドレス
変換回路５に伴う例外が発生したことを示している場合
には、分岐先命令列保持手段ＩＢの命令列を使用せず、
分岐先レジスタＢの示す分岐アドレスから再度命令の先
行フェッチをやり直すことである。
課題を解決するための手段は、図１に示すように、プリ
フェッチ命令を蓄える命令バッファ（１）と、命令デコ
ード回路（２）と、命令実行部（３）と、プリフェッチ
制御回路（４）と、動的アドレス変換回路（５）と命令
コードメモリ（６）とを有し、動的アドレス変換（ＤＡ
Ｔ）を行うと共に、命令の先行フェッチを行うプロセッ
サにおいて、命令バッファ１は分岐先の命令列を保持す
る分岐先命令列保持手段ＩＢを有し、命令デコード回路
２は分岐アドレスが確定し分岐条件の評価がまだ行われ
ていないことを示す予約フラグＡを有し、プリフェッチ
制御回路３は、その分岐アドレスを保持する分岐先レジ
スタＢと、分岐アドレスが始まる連続する命令列をＡが
有効である期間フェッチする保持レジスタＣと、分岐先
アドレスが確定した時点での先行フェッチアドレスを保
持するフェッチアドレスレジスタＥとを有し、アドレス
変換回路は予約フラグＡが分岐先の命令フェッチ中であ
ることを示す間にアドレス変換回路に伴う例外が発生し
たことを保持する例外検出フラグＤを有し、条件分岐命
令の実行において、保持レジスタＣにより分岐先命令の
フェッチを再開し、分岐条件が成立しなかった場合に
は、フェッチアドレスレジスタＥに保持したアドレスか
ら命令の先行フェッチを再開し、分岐条件が成立した場
合で例外検出フラグＤにアドレス変換回路５に伴う例外
が発生していない場合には、分岐先レジスタＢの示す分
岐アドレスをプログラムカウンタにセットして、分岐先
命令列保持手段ＩＢの命令列を先行フェッチのデータと
し、保持レジスタＣでフェッチした命令以降の命令列の
先行フェッチを行う一方、例外検出フラグＤにアドレス
変換回路５に伴う例外が発生したことを示している場合
には、分岐先命令列保持手段ＩＢの命令列を使用せず、
分岐先レジスタＢの示す分岐アドレスから再度命令の先
行フェッチをやり直すことである。
【０００７】
【作用】本発明では、命令デコード回路２において命令
バッファ１の出力に分岐命令がなかった場合、プリフェ
ッチ制御回路３は保持レジスタＣのアドレスを更新する
とともに、保持レジスタＣの出力をアドレス変換回路５
に送出し、対応する物理アドレスをメモリ６が受取り命
令バッファ１に命令データをセットする。これを繰り返
しプリフェッチを行う。
バッファ１の出力に分岐命令がなかった場合、プリフェ
ッチ制御回路３は保持レジスタＣのアドレスを更新する
とともに、保持レジスタＣの出力をアドレス変換回路５
に送出し、対応する物理アドレスをメモリ６が受取り命
令バッファ１に命令データをセットする。これを繰り返
しプリフェッチを行う。
【０００８】ここで、アドレス変換回路５においてアド
レス変換に伴う例外が検出された場合には、アドレス変
換回路５は、例外検出フラグＤから例外検出信号を命令
実行部３に送出し、命令実行部３は、命令の実行を中断
して例外に対する割り込み処理を行う。命令デコード回
路２において命令バッファ１の出力に分岐命令を検出し
た場合、分岐アドレスを計算して、プリフェッチ制御回
路４の分岐先レジスタＢ及び保持レジスタＣに分岐先ア
ドレスをセットし、分岐予約フラグＡをＯＮにする。プ
リフェッチ制御手段４は、分岐先アドレスに対する命令
アドレスをアドレス変換回路５に送出する。アドレス変
換回路５はそれに対応する物理アドレスをメモリ６に送
出し、対応する命令コードが命令バッファ１にセットさ
れる。
レス変換に伴う例外が検出された場合には、アドレス変
換回路５は、例外検出フラグＤから例外検出信号を命令
実行部３に送出し、命令実行部３は、命令の実行を中断
して例外に対する割り込み処理を行う。命令デコード回
路２において命令バッファ１の出力に分岐命令を検出し
た場合、分岐アドレスを計算して、プリフェッチ制御回
路４の分岐先レジスタＢ及び保持レジスタＣに分岐先ア
ドレスをセットし、分岐予約フラグＡをＯＮにする。プ
リフェッチ制御手段４は、分岐先アドレスに対する命令
アドレスをアドレス変換回路５に送出する。アドレス変
換回路５はそれに対応する物理アドレスをメモリ６に送
出し、対応する命令コードが命令バッファ１にセットさ
れる。
【０００９】この分岐先命令のプリフェッチは、命令実
行部３が分岐条件の判定を行っている間は継続して行わ
れる。予約フラグＡがＯＮの間において命令実行部３で
例外が検出された場合には、アドレス変換回路５の例外
検出フラグＤがセットされる。命令実行部３において分
岐命令が実行され分岐が確定したときの動作は以下のと
おりである。
行部３が分岐条件の判定を行っている間は継続して行わ
れる。予約フラグＡがＯＮの間において命令実行部３で
例外が検出された場合には、アドレス変換回路５の例外
検出フラグＤがセットされる。命令実行部３において分
岐命令が実行され分岐が確定したときの動作は以下のと
おりである。
【００１０】I 例外発生なし（Ｄ＝ＯＦＦ）で分岐条
件不成立の時 フェッチアドレスレジスタＥに保持したアドレスをＣに
セットし、予約フラグＡをリセットし、処理を継続す
る。 II 例外発生なし（Ｄ＝ＯＦＦ）で分岐条件成立の時 継続してプリフェッチを行い、予約フラグＡをリセット
し、分岐先レジスタＢに保持するアドレスに対応する命
令コードを命令デコード回路２から取り出し、命令実行
部３に送出する。
件不成立の時 フェッチアドレスレジスタＥに保持したアドレスをＣに
セットし、予約フラグＡをリセットし、処理を継続す
る。 II 例外発生なし（Ｄ＝ＯＦＦ）で分岐条件成立の時 継続してプリフェッチを行い、予約フラグＡをリセット
し、分岐先レジスタＢに保持するアドレスに対応する命
令コードを命令デコード回路２から取り出し、命令実行
部３に送出する。
【００１１】III 例外発生（Ｄ＝ＯＮ）で分岐条件不成
立の時 フェッチアドレスレジスタＥに保持したアドレスを保持
レジスタＣにセットし、予約フラグＡ及び例外検出フラ
グＤをリセットし、処理を継続する。 IV 例外発生（Ｄ＝ＯＮ）で分岐条件成立の時 分岐先レジスタＢに保持したアドレスを保持レジスタＣ
にセットし、予約フラグＡ及び例外検出Ｄをリセット
し、分岐先レジスタＢに保持するアドレスに対応する命
令コードを命令デコード回路２から取り出し、命令実行
部３に送出する。命令フェッチの再実行により、再びア
ドレス変換の例外を検出し、命令実行回路３に例外処理
のための割り込み信号を伝える。
立の時 フェッチアドレスレジスタＥに保持したアドレスを保持
レジスタＣにセットし、予約フラグＡ及び例外検出フラ
グＤをリセットし、処理を継続する。 IV 例外発生（Ｄ＝ＯＮ）で分岐条件成立の時 分岐先レジスタＢに保持したアドレスを保持レジスタＣ
にセットし、予約フラグＡ及び例外検出Ｄをリセット
し、分岐先レジスタＢに保持するアドレスに対応する命
令コードを命令デコード回路２から取り出し、命令実行
部３に送出する。命令フェッチの再実行により、再びア
ドレス変換の例外を検出し、命令実行回路３に例外処理
のための割り込み信号を伝える。
【００１２】
【実施例】以下、本発明に係るプロセッサにおける分岐
制御方式の実施例を説明する。図１乃至図５は本発明に
係るプロセッサにおける分岐制御方式の実施例を示すも
のである。図１及び図２において１は２系統のバッファ
ＩＢＡ１１、ＩＢＢ１２、ＴＦＦ（トグルフリップフロ
ップ）１３及び、マルチプレクサ（ＭＰＸ）１４からな
る命令バッファ、２はデコーダ２１、予約フラグＡであ
るＪＫフリップフロップ２２、及び命令実行部３から分
岐（ＢＲ）非分岐（ＮＢＲ）信号を受け上記フリップフ
ロップ２２のＫ端子に論理和を出力するアンドゲート２
３からなる命令デコード回路、３は命令実行部を示して
いる。また、４は命令のプリフェッチアドレスを保持・
更新する保持レジスタＣ、分岐時に分岐先アドレスを保
持するレジスタＢ、分岐先アドレスが確定した時点での
フェッチアドレスを保持するフェッチアドレスレジスタ
Ｅ、マルチプレクサ（ＭＰＸ）４１及びアドレスを歩進
させるインクリメンタ４２から成るプリフェッチ制御回
路、５はＴＬＢ（変換索引バッファ）５１、デコーダ５
２例外検出フラグＤであるＪＫフリップフロップ５３、
アンドゲート５４、インバータ５５及び命令実行部３に
割込信号を発生するアンドゲート５６とからなり論理ア
ドレスを物理アドレスに変換すると共ににＤＡＴ変換に
おいて、例外が発生したことを検出するアドレス変換回
路、６は、命令コードが格納され、アドレス変換回路よ
り入力される物理アドレスに対応する命令コードを命令
バッファ１に転送するメモリを示している。
制御方式の実施例を説明する。図１乃至図５は本発明に
係るプロセッサにおける分岐制御方式の実施例を示すも
のである。図１及び図２において１は２系統のバッファ
ＩＢＡ１１、ＩＢＢ１２、ＴＦＦ（トグルフリップフロ
ップ）１３及び、マルチプレクサ（ＭＰＸ）１４からな
る命令バッファ、２はデコーダ２１、予約フラグＡであ
るＪＫフリップフロップ２２、及び命令実行部３から分
岐（ＢＲ）非分岐（ＮＢＲ）信号を受け上記フリップフ
ロップ２２のＫ端子に論理和を出力するアンドゲート２
３からなる命令デコード回路、３は命令実行部を示して
いる。また、４は命令のプリフェッチアドレスを保持・
更新する保持レジスタＣ、分岐時に分岐先アドレスを保
持するレジスタＢ、分岐先アドレスが確定した時点での
フェッチアドレスを保持するフェッチアドレスレジスタ
Ｅ、マルチプレクサ（ＭＰＸ）４１及びアドレスを歩進
させるインクリメンタ４２から成るプリフェッチ制御回
路、５はＴＬＢ（変換索引バッファ）５１、デコーダ５
２例外検出フラグＤであるＪＫフリップフロップ５３、
アンドゲート５４、インバータ５５及び命令実行部３に
割込信号を発生するアンドゲート５６とからなり論理ア
ドレスを物理アドレスに変換すると共ににＤＡＴ変換に
おいて、例外が発生したことを検出するアドレス変換回
路、６は、命令コードが格納され、アドレス変換回路よ
り入力される物理アドレスに対応する命令コードを命令
バッファ１に転送するメモリを示している。
【００１３】次に本実施例に係るプロセッサにおける分
岐制御方式の作動を説明する。先ず、命令バッファ１に
おいて、バッファＩＢＡ１１及びＩＢＢ１２は、ＴＦＦ
１３（トグルフリップフロップ）によりＭＰＸ１４で選
択され、分岐が成立する度に値が反転し反対側の命令バ
ッファを選択され命令デコード回路２に出力される。
岐制御方式の作動を説明する。先ず、命令バッファ１に
おいて、バッファＩＢＡ１１及びＩＢＢ１２は、ＴＦＦ
１３（トグルフリップフロップ）によりＭＰＸ１４で選
択され、分岐が成立する度に値が反転し反対側の命令バ
ッファを選択され命令デコード回路２に出力される。
【００１４】デコーダ２１は、入力された命令コードか
ら分岐命令の分岐先アドレスを生成し、分岐命令が検
出され、有効な分岐先アドレスが生成されたことを示
す分岐検出信号を生成し、当信号がＯＮになったと
き、予約フラグＡ（ＪＫフリップフロップ２２）をセッ
トする。この予約フラグＡは、分岐命令の分岐条件が確
定したときにＫ入力がＯＮになり、リセットされる。ま
た、ＭＰＸ１４の出力から命令コードを切り出して、命
令コードを命令実行部３に転送する。
ら分岐命令の分岐先アドレスを生成し、分岐命令が検
出され、有効な分岐先アドレスが生成されたことを示
す分岐検出信号を生成し、当信号がＯＮになったと
き、予約フラグＡ（ＪＫフリップフロップ２２）をセッ
トする。この予約フラグＡは、分岐命令の分岐条件が確
定したときにＫ入力がＯＮになり、リセットされる。ま
た、ＭＰＸ１４の出力から命令コードを切り出して、命
令コードを命令実行部３に転送する。
【００１５】命令実行部３は分岐命令において、分岐条
件判定タイミングにおいて、分岐条件成立時には、信号
ＢＲを出力し、分岐条件非成立時には、ＮＢＲを命令デ
コード回路２に出力する。プリフェッチ制御回路４は分
岐検出信号がＯＮになった時に、分岐先レジスタＢに
分岐先アドレスをセットすると同時に、ＭＰＸ４１に
より保持レジスタＣの入力に分岐先アドレスが選択さ
れ、が保持レジスタＣにセットされる。また、がＯ
Ｎになった時に、保持レジスタＣの出力をフェッチアド
レスレジスタＥにコピーする。
件判定タイミングにおいて、分岐条件成立時には、信号
ＢＲを出力し、分岐条件非成立時には、ＮＢＲを命令デ
コード回路２に出力する。プリフェッチ制御回路４は分
岐検出信号がＯＮになった時に、分岐先レジスタＢに
分岐先アドレスをセットすると同時に、ＭＰＸ４１に
より保持レジスタＣの入力に分岐先アドレスが選択さ
れ、が保持レジスタＣにセットされる。また、がＯ
Ｎになった時に、保持レジスタＣの出力をフェッチアド
レスレジスタＥにコピーする。
【００１６】また信号ＮＢＲがＯＮになった時には、Ｍ
ＰＸ４１はフェッチアドレスレジスタＥをセレクトし、
フェッチアドレスレジスタＥの値が保持レジスタＣにセ
ットされる。さらに信号がＯＮになった時には、分岐
先レジスタＢの出力がＭＰＸ４１で選択され、保持レジ
スタＣに分岐先レジスタＢの値がセットされる。それ以
外の時には、保持レジスタＣを更新した信号がＭＰＸ
４１に選択され、プリフェッチが行われる度に、保持レ
ジスタＣの値は更新される。
ＰＸ４１はフェッチアドレスレジスタＥをセレクトし、
フェッチアドレスレジスタＥの値が保持レジスタＣにセ
ットされる。さらに信号がＯＮになった時には、分岐
先レジスタＢの出力がＭＰＸ４１で選択され、保持レジ
スタＣに分岐先レジスタＢの値がセットされる。それ以
外の時には、保持レジスタＣを更新した信号がＭＰＸ
４１に選択され、プリフェッチが行われる度に、保持レ
ジスタＣの値は更新される。
【００１７】アドレス変換回路５では、ＴＬＢ５１によ
り、論理アドレスから物理アドレスに変換すると同時に
デコーダ６はそのアドレスに対するＴＬＢフォルトを検
出してＴＬＢＦ信号を出力する。予約フラグＡがＯＦＦ
の時には、ＴＬＢフォルト信号ＴＬＢＦがそのまま３へ
の割り込み信号となるがＡ＝１の間は、割り込みを抑止
する。Ａ＝１の間にＴＬＢＦがＯＮになった時には、例
外検出フラグＤ（ＪＫフリップフロップ５３）がセット
され、分岐が成立したときに信号を出力する。
り、論理アドレスから物理アドレスに変換すると同時に
デコーダ６はそのアドレスに対するＴＬＢフォルトを検
出してＴＬＢＦ信号を出力する。予約フラグＡがＯＦＦ
の時には、ＴＬＢフォルト信号ＴＬＢＦがそのまま３へ
の割り込み信号となるがＡ＝１の間は、割り込みを抑止
する。Ａ＝１の間にＴＬＢＦがＯＮになった時には、例
外検出フラグＤ（ＪＫフリップフロップ５３）がセット
され、分岐が成立したときに信号を出力する。
【００１８】これらの作動を実際の例に基づいて説明す
る。図３乃至図５は、実施例に係るプロセッサにおける
分岐制御方式の作動を示すタイミングチャートである。
先ず、分岐先においてＴＬＢフォルト（例外）が発生し
ない場合であって、通常に分岐するときには、図３
（１）に示すように、命令バッファ１のＩＢＡを実行中
デコーダ２１からの分岐検出信号で予約フラグＡがＯ
Ｎとなり、保持レジスタＣは継続してプリフェッチを行
う。そして、命令実行部３からのＢＲ信号により予約フ
ラグＡをリセットし、分岐先レジスタＢに保持するアド
レスに対応する命令コードＩＢＢを命令デコード回路２
から取り出し、ＴＦＦ１３によりＭＰＸ１４を切り換え
て、命令バッファ１から、デコーダ２１からは切り替わ
った命令コードＩＢＢが命令実行部３に送出される。こ
れにより、分岐が正常に行われる。
る。図３乃至図５は、実施例に係るプロセッサにおける
分岐制御方式の作動を示すタイミングチャートである。
先ず、分岐先においてＴＬＢフォルト（例外）が発生し
ない場合であって、通常に分岐するときには、図３
（１）に示すように、命令バッファ１のＩＢＡを実行中
デコーダ２１からの分岐検出信号で予約フラグＡがＯ
Ｎとなり、保持レジスタＣは継続してプリフェッチを行
う。そして、命令実行部３からのＢＲ信号により予約フ
ラグＡをリセットし、分岐先レジスタＢに保持するアド
レスに対応する命令コードＩＢＢを命令デコード回路２
から取り出し、ＴＦＦ１３によりＭＰＸ１４を切り換え
て、命令バッファ１から、デコーダ２１からは切り替わ
った命令コードＩＢＢが命令実行部３に送出される。こ
れにより、分岐が正常に行われる。
【００１９】分岐が行われない場合には、図３（２）に
示すように、ＮＢＲ信号により予約フラグＡはリセット
され、ＭＰＸ１は切り替わらず、そのまま命令コードＩ
ＢＡが命令実行部３に出力される。分岐先においてＴＬ
Ｂフォルトが発生する場合は本実施例は以下のように作
動する。
示すように、ＮＢＲ信号により予約フラグＡはリセット
され、ＭＰＸ１は切り替わらず、そのまま命令コードＩ
ＢＡが命令実行部３に出力される。分岐先においてＴＬ
Ｂフォルトが発生する場合は本実施例は以下のように作
動する。
【００２０】先ず分岐先でＴＬＢフォルトが発生し、分
岐をしない場合を図４に示す。命令バッファ１のＩＢＡ
を実行中デコーダ２１からの分岐検出信号で予約フラ
グＡがＯＮとなり、保持レジスタＣは継続してプリフェ
ッチを行う。途中ＴＬＢフォルト信号がデコーダから出
力されると、フェッチアドレスレジスタＥに保持したア
ドレスを保持レジスタＣにセットする。しかしＮＢＲ信
号の出力と共に、予約フラグＡ及び例外検出フラグＤを
リセットし、処理を継続する。
岐をしない場合を図４に示す。命令バッファ１のＩＢＡ
を実行中デコーダ２１からの分岐検出信号で予約フラ
グＡがＯＮとなり、保持レジスタＣは継続してプリフェ
ッチを行う。途中ＴＬＢフォルト信号がデコーダから出
力されると、フェッチアドレスレジスタＥに保持したア
ドレスを保持レジスタＣにセットする。しかしＮＢＲ信
号の出力と共に、予約フラグＡ及び例外検出フラグＤを
リセットし、処理を継続する。
【００２１】次に、分岐先でＴＬＢフォルトが発生し、
分岐をする場合を図５に示す。命令バッファ１のＩＢＡ
を実行中デコーダ２１からの分岐検出信号で予約フラ
グＡがＯＮとなり、保持レジスタＣは継続してプリフェ
ッチを行う。途中ＴＬＢフォルト信号がデコーダ５２か
ら出力されると、フェッチアドレスレジスタＥに保持し
たアドレスを保持レジスタＣにセットする。さらに、分
岐先レジスタＢに保持したアドレスを保持レジスタＣに
セットし、予約フラグＡ及び例外検出Ｄをリセットし、
分岐先レジスタＢに保持するアドレスに対応する命令コ
ードを命令デコード回路２から取り出し、命令実行部３
に送出する。
分岐をする場合を図５に示す。命令バッファ１のＩＢＡ
を実行中デコーダ２１からの分岐検出信号で予約フラ
グＡがＯＮとなり、保持レジスタＣは継続してプリフェ
ッチを行う。途中ＴＬＢフォルト信号がデコーダ５２か
ら出力されると、フェッチアドレスレジスタＥに保持し
たアドレスを保持レジスタＣにセットする。さらに、分
岐先レジスタＢに保持したアドレスを保持レジスタＣに
セットし、予約フラグＡ及び例外検出Ｄをリセットし、
分岐先レジスタＢに保持するアドレスに対応する命令コ
ードを命令デコード回路２から取り出し、命令実行部３
に送出する。
【００２２】そして、分岐命令の再実行により、デコー
ダ５２がＴＬＢＦを検出する。このとき、予約フラグは
リセットされているのでデコーダ５２からのＴＬＢＦ信
号はアンドゲート５６を通過して、命令実行回路３に例
外処理のための割り込み信号ＩＮＴとして伝わり割込処
理が行われる。
ダ５２がＴＬＢＦを検出する。このとき、予約フラグは
リセットされているのでデコーダ５２からのＴＬＢＦ信
号はアンドゲート５６を通過して、命令実行回路３に例
外処理のための割り込み信号ＩＮＴとして伝わり割込処
理が行われる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
プロセッサにおける分岐制御方式を、条件分岐命令の実
行において、保持レジスタＣにより分岐先命令のフェッ
チを再開し、分岐条件が成立しなかった場合には、フェ
ッチアドレスレジスタＥに保持したアドレスから命令の
先行フェッチを再開し、分岐条件が成立した場合で例外
検出フラグＤにアドレス変換回路５に伴う例外が発生し
ていない場合には、分岐先レジスタＢの示す分岐アドレ
スをプログラムカウンタにセットして、分岐先命令列保
持手段ＩＢの命令列を先行フェッチのデータとし、保持
レジスタＣでフェッチした命令以降の命令列の先行フェ
ッチを行う一方、例外検出フラグＤにアドレス変換回路
５に伴う例外が発生したことを示している場合には、分
岐先命令列保持手段ＩＢの命令列を使用せず、分岐先レ
ジスタＢの示す分岐アドレスから再度命令の先行フェッ
チをやり直すようにしたから、分岐先命令のプリフェッ
チにおいて、分岐条件が確定する前にアドレス変換の例
外が発生した場合には、プリフェッチの抑止等の特殊な
動作を必要とせず、分岐条件が確定した後に再実行する
ことにより、分岐制御、プリフェッチ制御の簡単化、高
速化を実現することができるという効果を奏する。
プロセッサにおける分岐制御方式を、条件分岐命令の実
行において、保持レジスタＣにより分岐先命令のフェッ
チを再開し、分岐条件が成立しなかった場合には、フェ
ッチアドレスレジスタＥに保持したアドレスから命令の
先行フェッチを再開し、分岐条件が成立した場合で例外
検出フラグＤにアドレス変換回路５に伴う例外が発生し
ていない場合には、分岐先レジスタＢの示す分岐アドレ
スをプログラムカウンタにセットして、分岐先命令列保
持手段ＩＢの命令列を先行フェッチのデータとし、保持
レジスタＣでフェッチした命令以降の命令列の先行フェ
ッチを行う一方、例外検出フラグＤにアドレス変換回路
５に伴う例外が発生したことを示している場合には、分
岐先命令列保持手段ＩＢの命令列を使用せず、分岐先レ
ジスタＢの示す分岐アドレスから再度命令の先行フェッ
チをやり直すようにしたから、分岐先命令のプリフェッ
チにおいて、分岐条件が確定する前にアドレス変換の例
外が発生した場合には、プリフェッチの抑止等の特殊な
動作を必要とせず、分岐条件が確定した後に再実行する
ことにより、分岐制御、プリフェッチ制御の簡単化、高
速化を実現することができるという効果を奏する。
【図１】本発明の原理図である。
【図２】本発明に係るプロセッサにおける分岐制御方式
の実施例を示す図である。
の実施例を示す図である。
【図３】図２に示したプロセッサにおける分岐制御方式
の作動を示すタイミングチャートである。
の作動を示すタイミングチャートである。
【図４】図２に示したプロセッサにおける分岐制御方式
の作動を示すタイミングチャートである。
の作動を示すタイミングチャートである。
【図５】図２に示したプロセッサにおける分岐制御方式
の作動を示すタイミングチャートである。
の作動を示すタイミングチャートである。
１ 命令バッファ ２ 命令デコード回路 ３ 命令実行部 ４ プリフェチ制御回路 ５ 動的アドレス変換回路 ６ メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓巳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ポーンシャイチョンスワンナパイサン 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】 プリフェッチ命令を蓄える命令バッファ
（１）と、命令デコード回路（２）と、命令実行部
（３）と、プリフェッチ制御回路（４）と、動的アドレ
ス変換回路（５）と命令コードメモリ（６）とを有し、
動的アドレス変換（ＤＡＴ）を行うと共に、命令の先行
フェッチを行うプロセッサにおいて、 命令バッファ１は分岐先の命令列を保持する分岐先命令
列保持手段ＩＢを有し、 命令デコード回路２は分岐アドレスが確定し分岐条件の
評価がまだ行われていないことを示す予約フラグＡを有
し、 プリフェッチ制御回路３は、その分岐アドレスを保持す
る分岐先レジスタＢと、 分岐アドレスが始まる連続する命令列をＡが有効である
期間フェッチする保持レジスタＣと、 分岐先アドレスが確定した時点での先行フェッチアドレ
スを保持するフェッチアドレスレジスタＥとを有し、 アドレス変換回路は予約フラグＡが分岐先の命令フェッ
チ中であることを示す間にアドレス変換回路に伴う例外
が発生したことを保持する例外検出フラグＤを有し、 条件分岐命令の実行において、保持レジスタＣにより分
岐先命令のフェッチを再開し、分岐条件が成立しなかっ
た場合には、フェッチアドレスレジスタＥに保持したア
ドレスから命令の先行フェッチを再開し、分岐条件が成
立した場合で例外検出フラグＤにアドレス変換回路５に
伴う例外が発生していない場合には、分岐先レジスタＢ
の示す分岐アドレスをプログラムカウンタにセットし
て、分岐先命令列保持手段ＩＢの命令列を先行フェッチ
のデータとし、保持レジスタＣでフェッチした命令以降
の命令列の先行フェッチを行う一方、 例外検出フラグＤにアドレス変換回路５に伴う例外が発
生したことを示している場合には、分岐先命令列保持手
段ＩＢの命令列を使用せず、分岐先レジスタＢの示す分
岐アドレスから再度命令の先行フェッチをやり直すこと
を特徴とするプロセッサにおける分岐制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28865992A JP2944335B2 (ja) | 1992-10-27 | 1992-10-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28865992A JP2944335B2 (ja) | 1992-10-27 | 1992-10-27 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139070A true JPH06139070A (ja) | 1994-05-20 |
| JP2944335B2 JP2944335B2 (ja) | 1999-09-06 |
Family
ID=17733026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28865992A Expired - Fee Related JP2944335B2 (ja) | 1992-10-27 | 1992-10-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944335B2 (ja) |
-
1992
- 1992-10-27 JP JP28865992A patent/JP2944335B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944335B2 (ja) | 1999-09-06 |
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