JPH0613902A - Ａ／ｄ変換器およびそのａ／ｄ変換器を使用したディスク装置 - Google Patents

Abstract

(57)【要約】 【目的】 Ａ／Ｄ変換及びＡ／Ｄ変換器を制御する手段
の処理を簡略化し、ディスク装置の位置決め制御回路の
回路規模を小さくする。 【構成】 １つの入力チャネルと、Ａ／Ｄ変換した結果
を記憶する複数のデータレジスタ７ａ，７ｂ，７ｃ，７
ｄと、変換トリガにより入力チャネルを複数回変換し、
別々のデータレジスタに変換結果を記憶させるコントロ
ール回路３と、変換トリガにより変換する回数をプログ
ラマブルに設定するコントロールレジスタ３６と、変換
周期をプログラマブルに設定するサンプルホールド信号
生成回路５とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスク装置のヘッド
位置決めに用いて好適なるＡ／Ｄ変換器、およびこのＡ
／Ｄ変換器を用いたディスク装置に関する。

【０００２】

【従来の技術】従来の機器制御向けのＡ／Ｄ変換器は、
Ｄｉｇｉｔａｒｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ
ｆｏｒ ＨＤ８１８２０シリーズｐｐ２６−２７に記
載のように、複数の入力チャネルと、変換結果を記憶す
るデータレジスタを複数持ち、変換モードとして以下の
３つを備えていた。

【０００３】単一モード： １チャネルのみのＡ／Ｄ変
換を行う場合のモードで、外部変換トリガ入力またはソ
フトエアの変換指示により変換を開始する。変換が終了
すると、許可されていれば変換終了信号を出力する。

【０００４】スキャンモード： 複数チャネルのアナロ
グ入力を常にモニタするような場合のモードで、外部変
換トリガ入力またはソフトウエアの変換指示により変換
を開始し、指定されたチャネルを順番に変換する。指定
されたすべてのチャネルの変換が終了すると、許可され
ていれば変換終了信号を出力する。このモードでは、Ａ
／Ｄ変換停止を指示されるまで指定されたチャネル内を
連続して繰り返し変換する。変換結果は、複数のデータ
レジスタに順番に記憶される。

【０００５】連続モード： １チャネルのアナログ入力
を常にモニタするような場合のモードで、外部変換トリ
ガ入力またはソフトウエアの変換指示により変換を開始
し、同一チャネルを連続して変換する。このモードで
は、Ａ／Ｄ変換停止を指示されるまで連続して変換す
る。変換結果はデータレジスタに順番に記憶される。

【０００６】また、ディスク装置のヘッド位置決め制御
では、ディジタル制御を採用する傾向にあり、読出し信
号から生成したヘッドの位置信号をＡ／Ｄ変換器で変換
して位置決め制御に用いる。ディスクにはあらかじめ決
められた位置に位置情報を記録配置しておき、位置情報
を読出して位置信号を生成する。位置情報には、シリン
ダ番号を示すデータと、シリンダ間のヘッドの位置を検
出するための複数からなるバースト情報とがあり、各バ
ースト情報は円板の半径方向に決まった間隔だけずらし
てあらかじめ記録配置しておく。ヘッド位置決め制御で
は、バースト情報の位置で、読出し信号をピークホール
ドした信号をＡ／Ｄ変換器で変換する。

【０００７】例えば、位置情報はディスクの各セクタの
先頭に記録配置される。この場合、位置情報の間隔は数
百μｓ程度（セクタ通過時間）である。バースト情報と
してバーストＡとバーストＢを持ち、奇数シリンダにお
いて、バーストＡはシリンダセンタから円板の半径方向
外側に１／２シリンダピッチだけずらして記録配置さ
れ、バーストＢはシリンダセンタから円板の半径方向内
側に１／２シリンダピッチだけずらして記録配置され
る。この場合、各位置情報で、バーストＡの読出し信号
のピークとバーストＢの読出し信号のピークを２回Ａ／
Ｄ変換器で変換する。各バーストの長さ（通過時間）は
数μｓ程度である。また、Ａ／Ｄ変換器は、変換速度が
十数μｓ程度のものを用いていた。

【０００８】図９に従来のディスク装置のヘッド位置決
め制御回路の構成を示す。従来のディスク装置は、イコ
ライザ５１、全波整流回路５２、ピークホールド回路５
３，５４、Ａ／Ｄ変換器５５、マイクロプロセッサ（位
置決め制御コントローラ）５６、およびＤ／Ａ変換器５
７からなり、ヘッドの位置決め制御に前述の形式のＡ／
Ｄ変換器５５を用い、バースト情報の各バースト情報ご
とにピークホールド回路５３，５４で保持し、各ピーク
ホールド回路５３，５４の出力をＡ／Ｄ変換器５５の別
々のチャネルに入力していた。また、マイクロプロセッ
サ５６が、Ａ／Ｄ変換器５５のモードをスキャンモード
に設定していた。Ａ／Ｄ変換器５５は、選択されたチャ
ネルの変換が終了すると変換終了信号を出力し、マイク
ロプロセッサ５６はこの変換終了信号を検出してＡ／Ｄ
変換停止を指示し、Ａ／Ｄ変換結果を読出し、位置決め
制御に用いていた。

【０００９】

【発明が解決しようとする課題】ところで従来の機器制
御向けのＡ／Ｄ変換器は、変換トリガによって複数チャ
ネル（１チャネルを含む）を連続して変換するモードを
持つが、変換回数をプログラマブルに設定できなかっ
た。また、この変換モードの時、変換周期をプログラマ
ブルに設定できなかった。そこで、ディスク装置のヘッ
ド位置決め制御のように数百μｓ程度ごとに複数回Ａ／
Ｄ変換するような用途では、複数回変換する変換周期
は、ピークホールド回路のアクイジション時間とＡ／Ｄ
変換器の変換時間で規定される。この用途に前述のＡ／
Ｄ変換器を用いると、各バースト情報で読出し信号のピ
ークをＡ／Ｄ変換する間隔をプログラマブルに設定でき
ないため、各バースト情報ごとにピークホールド回路が
必要で各ピークホールド回路の出力が確定してからＡ／
Ｄ変換を行う必要があり、ヘッド位置決め制御回路の回
路規模が増加せざるを得なかった。また、Ａ／Ｄ変換及
びＡ／Ｄ変換器を制御する手段は、選択したチャネルの
変換の終了を検出してＡ／Ｄ変換停止を指示する必要が
あり、変換停止後、変換値を読出して再度Ａ／Ｄ変換許
可を指示する必要があり、その処理が繁雑になってい
た。

【００１０】本発明は、このような従来技術の実状に鑑
みてなされたもので、その目的は、Ａ／Ｄ変換及びＡ／
Ｄ変換器を制御する手段の処理を簡略にすることができ
るＡ／Ｄ変換器を提供することにある。また、他の目的
は、ディスク装置のヘッド位置決め制御回路の回路規模
を小さくし、ディスク装置の小型化を図ることができる
Ａ／Ｄ変換器、およびこのＡ／Ｄ変換器を用いたディス
ク装置を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、第１の手段は、１つの入力チャネルと、Ａ／Ｄ変換
した結果を記憶する複数のデータレジスタと、変換トリ
ガにより入力チャネルを複数回変換し、別々のデータレ
ジスタに変換結果を記憶させる制御手段と、変換トリガ
により変換する回数をプログラマブルに設定する手段
と、変換トリガにより変換する周期をプログラマブルに
設定する手段とを備えている。

【００１２】また、第２の手段は、複数の入力チャネル
と、Ａ／Ｄ変換した結果を記憶する複数のデータレジス
タと、変換するチャネルをプログラマブルに設定可能
で、変換トリガにより第一入力チャネルを変換した後、
第二入力チャネルを変換し、以降設定された全ての入力
チャネルについて上記変換動作を行わせ、別々のデータ
レジスタに変換結果を記憶させる制御手段と、各チャネ
ルの変換周期をプログラマブルに設定する手段とを備え
ている。

【００１３】さらに、第３の手段は、複数の入力チャネ
ルと、Ａ／Ｄ変換した結果を記憶する複数のデータレジ
スタと、変換するチャネルをプログラマブルに設定可能
であって、変換トリガにより第一入力チャネルを複数回
変換した後、第二入力チャネルを複数回変換し、以降設
定された全ての入力チャネルについて上記変換動作を行
わせ、変換結果をそれぞれ別のデータレジスタに記憶さ
せる制御手段とを備えている。

【００１４】この場合、各チャネルの変換回数と変換周
期をプログラマブルに設定する手段をさらに備えること
が望ましい。

【００１５】また、第２の目的を達成するため、第４の
手段は、ヘッドの位置するシリンダ情報とシリンダ間の
ヘッドの位置を示す複数のバースト情報からなる位置情
報をディスクに予め記録配置し、シリンダ情報を読出し
てシリンダ番号に復調する手段とバースト情報の読出し
信号のピークをホールドする手段とにより位置情報を読
出してヘッドの位置を検出して位置決めするディスク装
置において、バースト情報の読出し信号のピークをホー
ルドする手段にホールドされたピーク値をＡ／Ｄ変換す
る手段を、第１ないし第３の手段のいずれかのＡ／Ｄ変
換器から構成した。

【００１６】この場合、各バースト情報の長さまたは通
過時間のすくなくともいずれかが、バースト情報の読出
し信号のピークをホールドする手段のアクイジション時
間とＡ／Ｄ変換器の変換時間で規定されるようにバース
ト情報を形成するとよい。

【００１７】

【作用】上記変換周期をプログラマブルに設定する手段
と変換回数をプログラマブルに設定する手段は、変換ト
リガにより入力チャネルを変換し、別々のデータレジス
タに変換結果を記憶させる制御手段からからアクセス可
能である。制御手段は、Ａ／Ｄ変換のモードを変換トリ
ガによって複数回変換するモードに設定する。また、制
御手段は上記の変換周期をプログラマブルに設定する手
段に変換周期を設定し、変換回数をプログラマブルに設
定する手段に変換回数を設定する。この後、制御手段は
Ａ／Ｄ変換を許可する。Ａ／Ｄ変換器は、変換トリガに
より、指定されたチャネルを指定された変換周期で指定
された変換回数だけ変換を行い、変換結果を複数のデー
タレジスタに順番に記憶する。許可されていれば変換終
了信号を出力する。制御手段は、この変換終了信号を検
出してデータレジスタから変換値を読出す。この時、Ａ
／Ｄ変換停止ならびに変換結果を読み出した後にＡ／Ｄ
変換許可を指示する必要はない。

【００１８】

【実施例】本発明の第１の実施例を図１から図３、表
１、及び表２を用いて説明する。図１は本発明のＡ／Ｄ
変換器の構成図である。マイクロプロセッサ８及び積和
演算器９は、Ａ／Ｄ変換及びＡ／Ｄ変換器１を制御す
る。

【００１９】Ａ／Ｄ変換器１は、二値化回路２、コント
ロール回路３、サンプルホールドアンプ４、セレクタ
６、４つのデータレジスタ７を有する。サンプルホール
ドアンプ４はアナログ入力信号をサンプルホールドす
る。二値化回路２はサンプルホールドアンプ４のホール
ド信号を二値化し出力する。セレクタ６はコントロール
回路３に従い４つのデータレジスタ７のうちひとつを選
択する。データレジスタ７は、二値化回路２の出力を記
憶保持する。コントロール回路３は、Ａ／Ｄ変換の許可
／禁止など変換の制御を行う。コントロール回路３は、
コントロールレジスタ３６、サンプル／ホールド信号生
成回路５を有する。詳細については後述するが、サンプ
ル／ホールド信号生成回路５はサンプル周期レジスタ３
７を有する。コントロールレジスタ３６、サンプル周期
レジスタ３７、データレジスタ７は、マイクロプロセッ
サ８及び積和演算器９からアクセス可能である。

【００２０】Ａ／Ｄ変換器１は変換モードとして、以下
の２つを有する。

【００２１】モード１： 外部変換トリガまたはソフト
ウエアによる変換指示により入力信号を１回変換するモ
ード。

【００２２】モード２： 外部変換トリガまたはソフト
ウエアによる変換指示によりコントロールレジスタ３６
で指定された回数だけ入力信号を変換するモード。変換
回数は１回から４回までプログラマブルである。

【００２３】マイクロプロセッサ８または積和演算器９
がコントロールレジスタ３６に値を設定することで変換
モードと変換回数が設定される。図２はコントロールレ
ジスタ３６の詳細図である。

【００２４】コントロールレジスタ３６は１６ビットの
レジスタである。コントロールレジスタ３６のｂｉｔ
８、ｂｉｔ９により変換モードが選択される。また、コ
ントロールレジスタ３６のｂｉｔ１０、ｂｉｔ１１によ
り変換回数が設定される。表１にコントロールレジスタ
３６のｂｉｔ８、ｂｉｔ９と変換モードの対応を示す。

【００２５】

【表１】

【００２６】また、表２にコントロールレジスタ３６の
ｂｉｔ１０、ｂｉｔ１１と変換回数の対応を示す。

【００２７】

【表２】

【００２８】コントロールレジスタ３６のｂｉｔ１０及
びｂｉｔ１１は、変換モードがモード２のときにのみ有
効である。

【００２９】さらにコントロールレジスタ３６のｂｉｔ
０により変換の許可／禁止、ｂｉｔ１により変換トリガ
の選択、ｂｉｔ２によりソフトウエアによる変換開始指
示、ｂｉｔ１４により変換終了信号出力の許可／禁止を
マイクロプロセッサ８または積和演算器９から設定でき
る。さらにマイクロプロセッサ８または積和演算器９は
コントロールレジスタ３６のｂｉｔ１５を読み出すこと
によりＡ／Ｄ変換終了を検出できる。

【００３０】Ａ／Ｄ変換器１で、変換モードがモード２
のとき変換周期は外部クロックの周波数とサンプル周期
レジスタ３７の値により決定される。サンプル／ホール
ド信号生成回路５はサンプルホールドアンプ４が入力信
号をサンプリングするためのタイミング信号を生成す
る。図３は、サンプル／ホールド信号生成回路５の構成
図である。

【００３１】サンプル／ホールド信号生成回路５は、サ
ンプル周期レジスタ３７、カウンタ３８、比較器３９を
有する。サンプル周期レジスタ３７は、サンプルホール
ドアンプ４が入力信号をサンプリングする周期を設定す
るための８ビットのレジスタである。カウンタ３８は８
ビットで、クロックをカウントアップしサンプルホール
ド信号で値がリセットされる。比較器３９はサンプル周
期レジスタ３７の値とカウンタ３８の値を比較し一致し
たらコンペアマッチ信号を出力する。サンプルホールド
信号生成回路５は、変換トリガ（外部変換トリガまたは
ソフトウエアによる変換指示）とコンペアマッチ信号の
ＯＲを取り、サンプル／ホールド信号として出力する。
このサンプル／ホールド信号がサンプルホールドアンプ
４のサンプリングタイミングを決定する。

【００３２】次に、マイクロプロセッサ８がコントロー
ルレジスタ３６、サンプル周期レジスタ３７に以下のよ
うな値を設定したときのＡ／Ｄ変換器１の動作について
説明する。

【００３３】 コントロールレジスタ３６の値＝４Ｄ０３Ｈ サンプル周期レジスタ３７の値＝５０Ｈ 外部クロックの周波数は２０ＭＨｚ とする。このとき、マイクロプロセッサ８がコントロー
ルレジスタ３６に４Ｄ０３Ｈを書き込むと、変換モード
はモード２に設定され、Ａ／Ｄ変換器１は外部変換トリ
ガにより変換を開始し、入力信号を４回変換して変換し
た順番に値をデータレジスタ７ａからデータレジスタ７
ｄに記憶する。また、入力信号を変換する周期は、２５
０ＫＨｚ（４μｓ）である。変換が４回終了すると、Ａ
／Ｄ変換器１は変換終了信号を出力する。

【００３４】以上のようにＡ／Ｄ変換器１は、変換トリ
ガに対して、入力信号を複数回変換して変換値を別々の
データレジスタ７に記憶保持する。この時に入力信号の
変換回数と変換する周期はプログラマブルである。

【００３５】本実施例では、マイクロプロセッサ８、積
和演算器９が独立にＡ／Ｄ変換器１のコントロールレジ
スタ３６、サンプル周期レジスタ３７、及びデータレジ
スタ７をアクセスできる。このため、積和演算器９が入
力信号のＡ／Ｄ変換値を読み込んで信号処理を行うと
き、マイクロプロセッサ８とは独立に信号処理を行うこ
とができる。

【００３６】本発明の第２の実施例を図４、図５、表
３、及び表４を用いて説明する。図４は本実施例のＡ／
Ｄ変換器４５の構成図である。

【００３７】Ａ／Ｄ変換器４５は入力チャネルを２チャ
ネル、マルチプレクサ４３、変換結果を記憶保持する８
つのデータレジスタ７を有する。また、第１の実施例の
Ａ／Ｄ変換器１と同様に、サンプルホールドアンプ４、
二値化回路２、コントロール回路３、セレクタ６を有す
る。コントロール回路３はコントロールレジスタ４６、
サンプル／ホールド信号生成回路５を有する。データレ
ジスタ７、コントロールレジスタ４６、サンプル周期レ
ジスタ８は、マイクロプロセッサ８及び積和演算器９か
らアクセス可能である。

【００３８】Ａ／Ｄ変換器４５は、以下の５つの変換モ
ードを有する。

【００３９】モード１： 指定された１つの入力チャネ
ルを外部変換トリガまたはソフトウエアによる変換指示
により１回変換するモード。

【００４０】モード２： 指定された１つの入力チャネ
ルを外部変換トリガまたはソフトウエアによる変換指示
により指定された回数だけ変換するモード。変換回数は
１回から４回までプログラマブルである。変換結果はそ
れぞれ別のデータレジスタ７に記憶される。

【００４１】モード３： 外部変換トリガまたはソフト
ウエアによる変換指示により、指定された全ての入力チ
ャネルを順番に１回ずつ変換するモード。変換結果はそ
れぞれ別のデータレジスタ７に記憶される。

【００４２】モード４： 外部変換トリガまたはソフト
ウエアによる変換指示により、指定された全ての入力チ
ャネルを順番に１回ずつ変換する動作を指定された回数
だけ繰り返すモード。繰返し回数は１回から４回までプ
ログラマブルである。変換結果はそれぞれ別のデータレ
ジスタ７に記憶される。

【００４３】モード５： 外部変換トリガまたはソフト
ウエアによる変換指示により、ひとつの入力チャネルに
ついて指定された回数だけ変換することを指定された全
ての入力チャネルについて順番に行うモード。ひとつの
入力チャネルの変換回数は１回から４回までプログラマ
ブルである。変換結果はそれぞれ別のデータレジスタ７
に記憶される。

【００４４】図５はコントロールレジスタ４６の詳細図
である。コントロールレジスタ４６は１６ビットのレジ
スタであり、変換モードを選択するためのｂｉｔ１０、
ｂｉｔ９、ｂｉｔ８、入力信号のチャネルを選択するた
めのｂｉｔ４、ｂｉｔ３を有する。マイクロプロセッサ
８及び積和演算器９がコントロールレジスタ４６に値を
書き込むことで、変換モードと入力チャネルが選択され
る。表３にｂｉｔ１０、ｂｉｔ９、ｂｉｔ８、及びｂｉ
ｔ４、ｂｉｔ３の設定と変換モードの対応を示す。

【００４５】

【表３】

【００４６】さらに、コントロールレジスタ４６は繰返
し回数を選択するためのｂｉｔ１１、ｂｉｔ１２を有す
る。ｂｉｔ１１、ｂｉｔ１２は、変換モードがモード
２、モード４、モード５に設定されているときにのみ有
効である。繰返し回数は１回から４回までプログラマブ
ルに設定可能である。表４にｂｉｔ１１、ｂｉｔ１２の
設定と繰返し回数の対応を示す。

【００４７】

【表４】

【００４８】このほかにコントロールレジスタ４６のｂ
ｉｔ０により変換の許可／禁止、ｂｉｔ１により変換ト
リガの選択、ｂｉｔ２によりソフトウエアによる変換開
始指示、ｂｉｔ１４により変換終了信号出力の許可／禁
止をマイクロプロセッサ８または積和演算器９から設定
できる。さらにマイクロプロセッサ８または積和演算器
９はコントロールレジスタ４６のｂｉｔ１５を読み出す
ことによりＡ／Ｄ変換終了を検出できる。

【００４９】また、第１の実施例と同様にＡ／Ｄ変換器
４５で、変換モードがモード２，３，４，５のとき変換
周期は外部クロックの周波数とサンプル周期レジスタ３
７の値により決定される。サンプル周期レジスタ３７は
８ビットのレジスタである。

【００５０】マイクロプロセッサ８がコントロールレジ
スタ４６、サンプル周期レジスタ３７に以下のような値
を設定したときのＡ／Ｄ変換器４５の動作について説明
する。

【００５１】 コントロールレジスタ４６の値＝５Ｂ１３Ｈ サンプル周期レジスタ３７の値＝５０Ｈ 外部クロックの周波数は２０ＭＨｚ とする。このときマイクロプロセッサ８がコントロール
レジスタ４６に５Ｂ１３Ｈを書き込むと、変換モードは
モード４に設定され、Ａ／Ｄ変換器４５は外部変換トリ
ガにより変換を開始し、入力チャネル０を１回変換した
後、入力チャネル１を１回変換することを４回繰り返
す。このとき変換した順番に値をデータレジスタ７ａか
らデータレジスタ７ｈに記憶する。また、変換する周期
は、２５０ＫＨｚ（４μｓ）である。

【００５２】以上のようにＡ／Ｄ変換器４５は、変換ト
リガに対して入力信号を複数回変換し、変換値をそれぞ
れ別のデータレジスタ７に記憶保持する。この時に１つ
の入力チャネルの変換回数と変換する周期はプログラマ
ブルである。

【００５３】本実施例では、マイクロプロセッサ８、積
和演算器９が独立にＡ／Ｄ変換器４５のコントロールレ
ジスタ４６、サンプル周期レジスタ３７をアクセスでき
る。このため、積和演算器９が入力信号のＡ／Ｄ変換値
を読み込んで信号処理を行うとき、マイクロプロセッサ
８とは独立に信号処理を行うことができる。

【００５４】本発明の第３の実施例を図６、図７、及び
図８を用いて説明する。第３の実施例は、第２の実施例
のＡ／Ｄ変換器４５をディスク装置に用いた例である。
図６はディスク装置の構成図である。

【００５５】ディスク装置は、データを記憶する磁気デ
ィスク２０、磁気ディスク２０を回転させるスピンドル
モータ４０、データを記録再生するヘッド１０、磁気デ
ィスク２０の目的の位置にヘッド１０を位置決めするボ
イスコイルモータ１９、データを記録再生するためのリ
ード・ライトアンプ１１、読出し信号の振幅を一定に保
つためのＡＧＣ１２、記録時の特性の歪みを再生時に補
正するイコライザ１３、ＶＦＯ２１、Ａ／Ｄ変換器４
５、読出し信号からデータを弁別するデータ弁別回路２
２、データの符号化復号化を行うＥＮＤＥＣ２３、ハー
ドディスクコントローラ２４、データバッファ２７、デ
ィスク装置とホストコンピュータ間のインタフェースを
制御するインタフェースコントローラ２５、ハードディ
スクコントローラ２４とインタフェースコントローラ２
５を制御するマイクロプロセッサ２６、イコライザ１３
の出力を全波整流する全波整流回路４１、ピーク・ホー
ルド回路１４、セクタの先頭を検出するセクタ検出回路
４２、Ａ／Ｄ変換トリガ生成回路４４、読出し信号から
シリンダ番号を復調するシリンダ番号復調回路１５、ヘ
ッド１０の位置決め制御を行う位置決め制御コントロー
ラ１７、Ｄ／Ａ変換器１７、ボイスコイルモータドライ
バ１８、及びスピンドルモータ駆動回路２８を有する。

【００５６】本実施例では、ヘッド１０の位置決め制御
及び読出し信号からデータを弁別するためにＡ／Ｄ変換
器４５を用いる。位置決め制御コントローラ１６がＡ／
Ｄ変換及びＡ／Ｄ変換器４５を制御する。Ａ／Ｄ変換器
４５は入力チャネルを２チャネル持ち、チャネル０にピ
ークホールド回路１４の出力を、チャネル１にイコライ
ザ１３の出力をそれぞれ入力する。Ａ／Ｄ変換器４５の
外部クロックは２０ＭＨｚを用いる。

【００５７】まず、本実施例のヘッド１０の位置決め制
御について説明する。本実施例ではディジタル制御を用
いてヘッド１０の位置決め制御を行う。この位置決め制
御系はヘッド１０の移動速度を制御してヘッド１０を磁
気ディスク２０上の目的のシリンダに移動させるループ
（以下、シークループと呼ぶ）とヘッド１０を目的のシ
リンダに精度よく位置決めするループ（以下、フォロイ
ングループと呼ぶ）を持つ。マイクロプロセッサ２６
は、インタフェースコントローラ２５を介して受信した
ホストコンピュータからのコマンドを解釈してヘッド１
０を移動させる必要があれば、目的のシリンダ番号を計
算し、位置決め制御コントローラ１６に対しヘッド１０
を目的のシリンダに移動させることを指示する。

【００５８】位置決め制御系は、マイクロプロセッサ２
６のヘッド１０移動指示に対して、まずシークループに
よりヘッド１０を目的のシリンダに移動させ、フォロイ
ングループによりヘッド１０を目的のシリンダに精度よ
く位置決めする。磁気ディスク２０のデータを記録する
ディスク面（以下、データ面Ｍと呼ぶ）の各トラックに
はヘッド１０の位置を検出するための位置情報があらか
じめ記録されている。

【００５９】図７はデータ面Ｍ上のトラックＮの位置情
報の配置を示すもので、データ面Ｍの各トラックは、８
０個のセクタを有し、各セクタの先頭に位置情報を記
録、配置しておく。各セクタは、ＤＣイレーズ２９、位
置情報４７、ＩＤ４８及びデータ４９を有する。ディジ
タル制御のサンプル周期は１セクタの通過時間であり２
１０μｓである。

【００６０】図８は位置情報４７の詳細を示すもので、
位置情報４７は、ＤＣイレーズ２９、シリンダ情報３
０、及び４つのバースト情報３１（３１ａ，３１ｂ，３
１ｃ，３１ｄ）を有する。ＤＣイレーズ２９は各セクタ
の先頭を検出するための領域である。位置情報４７は各
セクタの先頭に記録、配置されているため、ＤＣイレー
ズ２９は位置情報４７の先頭を検出するための領域でも
ある。シリンダ情報３０はヘッド１０の位置するシリン
ダ番号を示す１０バイトのコードである。バースト情報
３１はシリンダ間のヘッド１０の位置を検出するための
情報である。シリンダ情報３０はデータがシリンダ番号
と対応しており、バースト情報３１は読出し信号の振幅
がヘッド１０の位置を示す。バースト情報３１ａ，３１
ｂ，３１ｃ，３１ｄはそれぞれ７バイトの情報で、その
位置関係は、図８に示すようであり、トラックピッチの
１／４ずつずれて配置されている。

【００６１】バースト情報３１ａはトラックセンタから
トラックピッチの半分だけ半径方向外側にずらした位置
に記録され、バースト情報３１ｂはトラックセンタから
バースト情報３１ａとは逆の方向にトラックピッチの半
分だけずらした位置に記録されている。バースト情報３
１ｃは１トラックおきにトラックセンタに記録され、バ
ースト情報３１ｄはバースト情報３１ｃの記録されてい
ないトラックのセンタに記録されている。ヘッド１０が
トラックセンタに位置していれば、バースト情報３１ａ
とバースト情報３１ｂの読出し信号の電圧差はゼロにな
る。

【００６２】この位置決め制御系は、ヘッド１０、リー
ド・ライトアンプ１１、ＡＧＣ１２、イコライザ１３、
セクタ検出回路４２、全波整流回路４１、ピーク・ホー
ルド回路１４、Ａ／Ｄ変換器４５、位置決め制御コント
ローラ１６、Ｄ／Ａ変換器１７、ボイスコイルモータド
ライバ１８、ボイスコイルモータ１９を有する。ＤＣイ
レーズ２９により位置情報４７の先頭を検出した後ＡＧ
Ｃ１２のゲインは一定に固定される。セクタ検出回路４
２は、ＤＣイレーズ２９からセクタの先頭を検出し、セ
クタパルス３３を生成する。Ａ／Ｄ変換トリガ生成回路
４４は、位置情報４７では、セクタパルス３３を基準と
しバースト情報３１の読み出し信号からＡ／Ｄ変換器４
５の外部トリガ信号を生成し、ＩＤ４８及びデータ４９
では、ＶＦＯ２１の出力からＡ／Ｄ変換器４５の外部ト
リガ信号を生成する。ピーク・ホールド回路１４は、バ
ースト情報３１での読出し信号のピークをホールドす
る。Ａ／Ｄ変換器４５は、チャネル０にピーク・ホール
ド回路４２の出力信号３２を入力しており、Ａ／Ｄ変換
トリガ４４の生成するＡ／Ｄ変換トリガ３４によりチャ
ネル０をＡ／Ｄ変換する。Ａ／Ｄ変換終了後、位置決め
制御コントローラ１６に対し変換終了信号を出力する。
シリンダ番号復調回路１５は、シリンダ情報３０のデー
タからヘッドの位置するシリンダ番号を復調する。位置
決め制御コントローラ１６は、セクタパルス３３、Ａ／
Ｄ変換器４５の変換終了信号を割込み入力としており、
サンプル周期ごとにセクタの先頭でシリンダ番号復調回
路１５の出力とＡ／Ｄ変換器４５の変換値からヘッド１
０の位置を検出し、制御量を演算してＤ／Ａ変換器１７
に出力する。Ｄ／Ａ変換器１７は位置決め制御コントロ
ーラ１６が出力する制御量をＤ／Ａ変換する。

【００６３】位置決め制御コントローラ１６は、Ａ／Ｄ
変換器４５の変換終了信号を割込み入力としておりその
割込み処理で、以下の処理を行う。

【００６４】シークループでの処理： シリンダ番号復
調回路１５の出力とＡ／Ｄ変換器４５の変換値３５から
ヘッド１０の位置を演算する。また、このヘッド１０の
位置と前回のサンプリングで演算したヘッド１０の位置
からヘッド１０の移動速度を演算し、ヘッド１０の目標
速度と移動速度の偏差をゼロにするような制御量を演算
し、Ｄ／Ａ変換器１７に出力する。ヘッド１０の目標速
度は残りの移動量と対応しており、位置決め制御コント
ローラ１６は内蔵するデータＲＯＭに値を記憶してい
る。

【００６５】フォロイングループでの処理： バースト
情報３１ａ、バースト情報３１ｂのＡ／Ｄ変換値３５を
用いる。これらの変換値の差を計算して、トラックセン
タとヘッド１０の位置偏差を検出し、位置偏差に対する
制御量を演算する。

【００６６】このように位置情報から制御量を演算しＤ
／Ａ変換器１７に出力した後、位置決め制御コントロー
ラ１６はコントロールレジスタ４６の値を４１０ＢＨに
書替え、Ａ／Ｄ変換器４５の変換モードをデータ弁別用
に設定する。

【００６７】この位置決め制御では、位置決め制御コン
トローラ１６は、セクタパルス３３に対する割込み処理
で、Ａ／Ｄ変換器４５のコントロールレジスタ４６に５
Ｂ１３Ｈ、サンプル周期レジスタ３７に５０Ｈを書き込
む。これによりＡ／Ｄ変換器４５はモード２、繰返し回
数４に設定される。また、変換トリガは、外部トリガに
設定される。Ａ／Ｄ変換器４５は、変換トリガによりチ
ャネル０を４μｓごとに４回変換する。変換結果は順番
にデータレジスタ７ａ、７ｂ、７ｃ，７ｄに記憶され
る。

【００６８】また、本実施例では読出し信号からデータ
を弁別するためにもＡ／Ｄ変換器４５を用いる。Ａ／Ｄ
変換器４５は、イコライザ１３の出力をチャネル１に入
力しており、Ａ／Ｄ変換トリガ生成回路４４の生成する
Ａ／Ｄ変換トリガ３４によりチャネル０をＡ／Ｄ変換す
る。データ読出し時、チャネル１をＡ／Ｄ変換し、変換
値から、データ弁別回路２２がデータを弁別する。Ａ／
Ｄ変換トリガ生成回路４４は、ＶＦＯ２１の出力するク
ロックから、Ａ／Ｄ変換トリガ３４を生成する。

【００６９】前述のように位置決め制御コントローラ１
６は、コントロールレジスタ４６に４１０ＢＨを書き込
むが、これによりＡ／Ｄ変換器４５はモード１に設定さ
れる。また、変換トリガ３４は外部トリガに設定され
る。Ａ／Ｄ変換器４５は変換トリガ３４により入力チャ
ネル１を１回変換する。変換結果はデータレジスタ７ａ
に記憶される。この変換値３５を用いてデータ弁別回路
２２は、データを弁別する。

【００７０】本実施例では、ディスク装置のヘッド位置
決め制御と読出しデータ弁別に同一のＡ／Ｄ変換器４５
を用いるため、ディスクの制御回路規模の削減、低価格
化に効果がある。また、位置情報はセクタの先頭にあら
かじめ記録、配置されており、ディスクの冗長な領域に
存在するため、ヘッド位置決め制御のＡ／Ｄ変換要求と
データ弁別のＡ／Ｄ変換要求が重なることはない。さら
に本実施例のヘッド位置決め制御系は、４つのバースト
情報３１に対して１つのピーク・ホールド回路を持つた
め、それぞれのバースト情報３１に対して別々のピーク
・ホールド回路を持つ場合と比較して回路規模が削減さ
れている。また、Ａ／Ｄ変換器の入力信号が２チャネル
ですみ、Ａ／Ｄ変換器の入力チャネル数が削減されてい
る。

【００７１】

【発明の効果】これまでの説明で明らかなように、上述
のように構成された請求項１記載の発明によれば、Ａ／
Ｄ変換する回数と変換周期をそれぞれプログラマブルに
設定する手段によって設定しておけば、その設定条件に
応じて制御手段の指示によって変換が行われるので、制
御する手段が全てのチャネルの変換終了を検出してＡ／
Ｄ変換停止を指示する必要がなくなり、Ａ／Ｄ変換及び
Ａ／Ｄ変換器の制御が簡略になる。

【００７２】請求項２記載の発明によれば、プログラマ
ブルに設定する手段によって変換する周期を設定してお
けば、その設定した周期に応じて変換が行われるので、
請求項１記載の発明と同様の効果を奏する。

【００７３】請求項３記載の発明によれば、制御手段は
変換するチャネルをプログラマブルに設定し、全ての入
力チャネルについて変換動作を行わせた後、変換結果を
それぞれ別のデータレジスタに記憶させるので、制御手
段が全てのチャネルの変換終了を検出してＡ／Ｄ変換停
止を指示する必要がなくなり、請求項１記載の発明と同
様の効果を奏する。

【００７４】請求項４記載の発明によれば、上記制御手
段によって設定された各チャネルの変換回数と変換周期
をプログラマブルに設定する手段をさらに備えているの
で、請求項１記載の発明と同様の効果を奏する。

【００７５】請求項５及び６記載の発明によれば、バー
スト情報の数だけピークホールド回路を持つ必要がなく
なるので、ディスク駆動装置のヘッド位置決め制御回路
の回路規模を小さくすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＡ／Ｄ変換器の構成図
である。

【図２】第１の実施例のコントロールレジスタの詳細図
である。

【図３】第１の実施例のサンプル／ホールド信号生成回
路の構成図である。

【図４】本発明の第２の実施例のＡ／Ｄ変換器の構成図
である。

【図５】第２の実施例のコントロールレジスタの詳細図
である。

【図６】本発明の第３の実施例に係るディスク装置の構
成図である。

【図７】第３の実施例の位置情報の配置図である。

【図８】第３の実施例の位置情報の詳細図である。

【図９】従来のディスク装置のヘッド位置決め制御回路
の構成図である。

【符号の説明】

１ Ａ／Ｄ変換器 ２ 二値化回路 ３ コントロール回路 ４ サンプルホールドアンプ ５ サンプル／ホールド信号生成回路 ６ セレクタ ７ データレジスタ ８ マイクロプロセッサ ９ 積和演算器 １４ ピークホールド回路 １６ 位置決め制御コントローラ １７ Ｄ／Ａ変換器 ２０ 磁気ディスク ２６ マイクロプロセッサ ２９ ＤＣイレーズ ３０ シリンダ番号 ３１ バースト情報 ３２ ピークホールド回路出力 ３３ セクタパルス ３４ Ａ／Ｄ変換トリガ ３５ 二値化回路出力 ３６ コントロールレジスタ ３７ サンプル周期レジスタ ３８ カウンタ ３９ 比較器 ４３ マルチプレクサ ４４ Ａ／Ｄ変換トリガ生成回路 ４５ Ａ／Ｄ変換器 ４６ コントロールレジスタ ４７ 位置情報 ４８ ＩＤ ４９ データ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 広岡 嗣喜 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 １つの入力チャネルと、 Ａ／Ｄ変換した結果を記憶する複数のデータレジスタ
   と、 変換トリガにより入力チャネルを複数回変換し、別々の
   データレジスタに変換結果を記憶させる制御手段と、 変換トリガにより変換する回数をプログラマブルに設定
   する手段と、 変換トリガにより変換する変換周期をプログラマブルに
   設定する手段と、 を備えたＡ／Ｄ変換器。
2. 【請求項２】 複数の入力チャネルと、 Ａ／Ｄ変換した結果を記憶する複数のデータレジスタ
   と、 変換するチャネルをプログラマブルに設定可能で、変換
   トリガにより第一入力チャネルを変換した後、第二入力
   チャネルを変換し、以降設定された全ての入力チャネル
   について上記変換動作を行わせ、別々のデータレジスタ
   に変換結果を記憶させる制御手段と、 各チャネルの変換周期をプログラマブルに設定する手段
   と、 を備えたＡ／Ｄ変換器。
3. 【請求項３】 複数の入力チャネルと、 Ａ／Ｄ変換した結果を記憶する複数のデータレジスタ
   と、 変換するチャネルをプログラマブルに設定可能であっ
   て、変換トリガにより第一入力チャネルを複数回変換し
   た後、第二入力チャネルを複数回変換し、以降設定され
   た全ての入力チャネルについて上記変換動作を行わせ、
   変換結果をそれぞれ別のデータレジスタに記憶させる制
   御手段と、 を備えたＡ／Ｄ変換器。
4. 【請求項４】 各チャネルの変換回数と変換周期をプロ
   グラマブルに設定する手段をさらに備えた請求項３記載
   のＡ／Ｄ変換器。
5. 【請求項５】 ヘッドの位置するシリンダ情報とシリン
   ダ間のヘッドの位置を示す複数のバースト情報からなる
   位置情報をディスクに予め記録配置し、シリンダ情報を
   読出してシリンダ番号に復調する手段とバースト情報の
   読出し信号のピークをホールドする手段とにより位置情
   報を読出してヘッドの位置を検出して位置決めするディ
   スク装置において、 バースト情報の読出し信号のピークをホールドする手段
   にホールドされたピーク値をＡ／Ｄ変換する手段が、請
   求項１、２及び３のいずれかに記載されたＡ／Ｄ変換器
   からなることを特徴とするディスク装置。
6. 【請求項６】 各バースト情報の長さまたは通過時間の
   すくなくともいずれかが、バースト情報の読出し信号の
   ピークをホールドする手段のアクイジション時間とＡ／
   Ｄ変換器の変換時間で規定されるようにバースト情報が
   形成されていることを特徴とする請求項５記載のディス
   ク装置。