JPH0613900A - Ｄ／ａ変換器のオフセット補正回路 - Google Patents
Ｄ／ａ変換器のオフセット補正回路Info
- Publication number
- JPH0613900A JPH0613900A JP19331592A JP19331592A JPH0613900A JP H0613900 A JPH0613900 A JP H0613900A JP 19331592 A JP19331592 A JP 19331592A JP 19331592 A JP19331592 A JP 19331592A JP H0613900 A JPH0613900 A JP H0613900A
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- Japan
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- logic circuit
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Abstract
(57)【要約】
【目的】 正負両極性のオフセットをもつＤ／Ａ変換器
を人手によらず、かつ調整用Ｄ／Ａ変換器を使用するこ
となく、ロジック回路２とＤ／Ａ変換器３の最小構成で
補正する。 【構成】 ロジック回路２は設定値レジスタ２Ａと補正
値レジスタ２Ｂと加算器２Ｃとで構成され、ＣＰＵ１の
ディジタルコードが入力される。Ｄ／Ａ変換器３はロジ
ック回路２の出力を入力とする。ロジック回路２の補正
値レジスタ２ＢにＤ／Ａ変換器３のオフセット値の２の
補数をとった値をディジタルコードでＣＰＵ１から入力
し、ＣＰＵ１から設定値レジスタ２Ａにディジタルコー
ドを入力すると、加算器２Ｃで補正値レジスタ２Ｂのデ
ィジタルコードと加算してＤ／Ａ変換器３に入力し、設
定値にオフセット誤差をロジック回路で加減算する。
を人手によらず、かつ調整用Ｄ／Ａ変換器を使用するこ
となく、ロジック回路２とＤ／Ａ変換器３の最小構成で
補正する。 【構成】 ロジック回路２は設定値レジスタ２Ａと補正
値レジスタ２Ｂと加算器２Ｃとで構成され、ＣＰＵ１の
ディジタルコードが入力される。Ｄ／Ａ変換器３はロジ
ック回路２の出力を入力とする。ロジック回路２の補正
値レジスタ２ＢにＤ／Ａ変換器３のオフセット値の２の
補数をとった値をディジタルコードでＣＰＵ１から入力
し、ＣＰＵ１から設定値レジスタ２Ａにディジタルコー
ドを入力すると、加算器２Ｃで補正値レジスタ２Ｂのデ
ィジタルコードと加算してＤ／Ａ変換器３に入力し、設
定値にオフセット誤差をロジック回路で加減算する。
Description
【０００１】
【産業上の利用分野】この発明は、正負両極性のオフセ
ットをもつＤ／Ａ変換器のオフセット補正回路について
のものである。
ットをもつＤ／Ａ変換器のオフセット補正回路について
のものである。
【０００２】
【従来の技術】Ｄ／Ａ変換器のオフセット誤差は、フル
スケールレンジで±0.1 ％程度である。例えば±10Ｖを
出力するＤ／Ａ変換器では、±10ｍＶのオフセット誤差
があるので、オフセットを補正する必要がある。
スケールレンジで±0.1 ％程度である。例えば±10Ｖを
出力するＤ／Ａ変換器では、±10ｍＶのオフセット誤差
があるので、オフセットを補正する必要がある。
【０００３】次に、従来技術によるオフセット補正回路
の構成を図３により説明する。図３の１はＣＰＵ、２Ｄ
はロジック回路、３はＤ／Ａ変換器、５Ａは可変抵抗で
ある。ＣＰＵ１は出力したいアナログ値のディジタルコ
ードをロジック回路２Ｄの設定値レジスタ２Ａに送出す
る。ロジック回路２Ｄの出力はＤ／Ａ変換器３でアナロ
グ値に変換される。この変換出力にはＤ／Ａ変換器３の
オフセット値が含まれる。オフセット値は素子により正
負両極性にまたがるので、図３ではＤ／Ａ変換器３のオ
フセット調整端子３Ａを可変抵抗５Ａに接続し、可変抵
抗５Ａにより調整する。
の構成を図３により説明する。図３の１はＣＰＵ、２Ｄ
はロジック回路、３はＤ／Ａ変換器、５Ａは可変抵抗で
ある。ＣＰＵ１は出力したいアナログ値のディジタルコ
ードをロジック回路２Ｄの設定値レジスタ２Ａに送出す
る。ロジック回路２Ｄの出力はＤ／Ａ変換器３でアナロ
グ値に変換される。この変換出力にはＤ／Ａ変換器３の
オフセット値が含まれる。オフセット値は素子により正
負両極性にまたがるので、図３ではＤ／Ａ変換器３のオ
フセット調整端子３Ａを可変抵抗５Ａに接続し、可変抵
抗５Ａにより調整する。
【０００４】次に、従来技術によるＤ／Ａ変換器のオフ
セット自動調整回路の例を図４により説明する。図４
は、図３のロジック回路２Ｄに補正値レジスタ２Ｂを追
加してロジック回路２Ｅとし、図３の可変抵抗５Ａの代
わりにＤ／Ａ変換器６をＤ／Ａ変換器３のオフセット調
整端子３Ａに接続したものである。補正値レジスタ２Ｂ
の出力をＤ／Ａ変換器６に入力し、自動的にオフセット
を調整する。
セット自動調整回路の例を図４により説明する。図４
は、図３のロジック回路２Ｄに補正値レジスタ２Ｂを追
加してロジック回路２Ｅとし、図３の可変抵抗５Ａの代
わりにＤ／Ａ変換器６をＤ／Ａ変換器３のオフセット調
整端子３Ａに接続したものである。補正値レジスタ２Ｂ
の出力をＤ／Ａ変換器６に入力し、自動的にオフセット
を調整する。
【０００５】次に、オフセット自動調整回路の動作を図
４を参照して説明する。例えば、Ｄ／Ａ変換器３の出力
が０Ｖになるディジタルコードを設定値レジスタ２Ａに
入力する。このとき、Ｄ／Ａ変換器３のオフセット電圧
は、±数ミリボルト程度になる。次に、ＣＰＵ１はアナ
ログ出力を測定し、Ｄ／Ａ変換器３の出力が０Ｖになる
ように演算して補正値レジスタ２Ｂにディジタルコード
を入力する。再び、アナログ出力を測定し、演算して補
正レジスタにディジタルコードを入力する。以上の繰り
返し動作により、オフセット調整が終了する。
４を参照して説明する。例えば、Ｄ／Ａ変換器３の出力
が０Ｖになるディジタルコードを設定値レジスタ２Ａに
入力する。このとき、Ｄ／Ａ変換器３のオフセット電圧
は、±数ミリボルト程度になる。次に、ＣＰＵ１はアナ
ログ出力を測定し、Ｄ／Ａ変換器３の出力が０Ｖになる
ように演算して補正値レジスタ２Ｂにディジタルコード
を入力する。再び、アナログ出力を測定し、演算して補
正レジスタにディジタルコードを入力する。以上の繰り
返し動作により、オフセット調整が終了する。
【０００６】
【発明が解決しようとする課題】図３の構成ではオフセ
ットを可変抵抗だけで調整しており、図４の構成ではＤ
／Ａ変換器３を補正するために、さらにＤ／Ａ変換器６
が必要である。この発明は、オフセット補正の必要なＤ
／Ａ変換器の前にロジック回路を配置し、ロジック回路
を設定値レジスタと補正値レジスタと加算器で構成し、
正負両極性のオフセットをもつＤ／Ａ変換器を人手によ
らず、かつ調整用Ｄ／Ａ変換器を使用することなくロジ
ック回路とＤ／Ａ変換器の最小構成で補正するＤ／Ａ変
換器のオフセット補正回路の提供を目的とする。
ットを可変抵抗だけで調整しており、図４の構成ではＤ
／Ａ変換器３を補正するために、さらにＤ／Ａ変換器６
が必要である。この発明は、オフセット補正の必要なＤ
／Ａ変換器の前にロジック回路を配置し、ロジック回路
を設定値レジスタと補正値レジスタと加算器で構成し、
正負両極性のオフセットをもつＤ／Ａ変換器を人手によ
らず、かつ調整用Ｄ／Ａ変換器を使用することなくロジ
ック回路とＤ／Ａ変換器の最小構成で補正するＤ／Ａ変
換器のオフセット補正回路の提供を目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、この発明では、設定値レジスタ２Ａと補正値レジス
タ２Ｂと加算器２Ｃとで構成され、ＣＰＵ１のディジタ
ルコードを入力とするロジック回路２と、ロジック回路
２の出力を入力とするＤ／Ａ変換器３とを備え、ロジッ
ク回路２の補正値レジスタ２ＢにＤ／Ａ変換器３のオフ
セット値の２の補数をとった値をディジタルコードでＣ
ＰＵ１から入力し、ＣＰＵ１から設定値レジスタ２Ａに
ディジタルコードを入力すると、加算器２Ｃで補正値レ
ジスタ２Ｂのディジタルコードと加算してＤ／Ａ変換器
３に入力し、設定値にオフセット誤差をロジック回路で
加減算する。
に、この発明では、設定値レジスタ２Ａと補正値レジス
タ２Ｂと加算器２Ｃとで構成され、ＣＰＵ１のディジタ
ルコードを入力とするロジック回路２と、ロジック回路
２の出力を入力とするＤ／Ａ変換器３とを備え、ロジッ
ク回路２の補正値レジスタ２ＢにＤ／Ａ変換器３のオフ
セット値の２の補数をとった値をディジタルコードでＣ
ＰＵ１から入力し、ＣＰＵ１から設定値レジスタ２Ａに
ディジタルコードを入力すると、加算器２Ｃで補正値レ
ジスタ２Ｂのディジタルコードと加算してＤ／Ａ変換器
３に入力し、設定値にオフセット誤差をロジック回路で
加減算する。
【０００８】
【作用】次に、この発明によるＤ／Ａ変換器のオフセッ
ト補正回路の構成を図１により説明する。図１の２はロ
ジック回路、３はＤ／Ａ変換器である。ロジック回路２
は設定値レジスタ２Ａと補正値レジスタ２Ｂと加算器２
Ｃで構成される。
ト補正回路の構成を図１により説明する。図１の２はロ
ジック回路、３はＤ／Ａ変換器である。ロジック回路２
は設定値レジスタ２Ａと補正値レジスタ２Ｂと加算器２
Ｃで構成される。
【０００９】設定値レジスタ２Ａが０Ｖになるディジタ
ルコードをＣＰＵ１からロジック回路２の設定値レジス
タ２Ａに送る。このときの補正値レジスタ２Ｂには
「０」のディジタルコードを入力しておく。ＣＰＵ１
は、この状態でアナログ出力を測定し、オフセットとし
て値を取り込む。次にこの値の２の補数をとり補正値レ
ジスタ２Ａに送る。このように補正値レジスタ２Ａに補
正値を送ることにより、ロジック回路２とＤ／Ａ変換器
３の最小構成で正負両極性のオフセットをもつＤ／Ａ変
換器のオフセットを調整することができる。
ルコードをＣＰＵ１からロジック回路２の設定値レジス
タ２Ａに送る。このときの補正値レジスタ２Ｂには
「０」のディジタルコードを入力しておく。ＣＰＵ１
は、この状態でアナログ出力を測定し、オフセットとし
て値を取り込む。次にこの値の２の補数をとり補正値レ
ジスタ２Ａに送る。このように補正値レジスタ２Ａに補
正値を送ることにより、ロジック回路２とＤ／Ａ変換器
３の最小構成で正負両極性のオフセットをもつＤ／Ａ変
換器のオフセットを調整することができる。
【００１０】ここで１２ＢＩＴのＤ／Ａ変換器を使用し
たと仮定し、具体的に設定値レジスタ２Ａと補正値レジ
スタ２Ｂを加算器２Ｃで加算したときのＤ／Ａ変換器３
に送られる値をデジタルコードを用いて説明する。１Ｂ
ＩＴの重みは１ｍＶと仮定する。設定値レジスタ２Ａが
０Ｖになるディジタルコード「000000000000」をＣＰＵ
１からロジック回路２の設定値レジスタ２Ａに送る。こ
のときの補正値レジスタ２Ｂには「000000000000」のデ
ィジタルコードを入力しておく。
たと仮定し、具体的に設定値レジスタ２Ａと補正値レジ
スタ２Ｂを加算器２Ｃで加算したときのＤ／Ａ変換器３
に送られる値をデジタルコードを用いて説明する。１Ｂ
ＩＴの重みは１ｍＶと仮定する。設定値レジスタ２Ａが
０Ｖになるディジタルコード「000000000000」をＣＰＵ
１からロジック回路２の設定値レジスタ２Ａに送る。こ
のときの補正値レジスタ２Ｂには「000000000000」のデ
ィジタルコードを入力しておく。
【００１１】ＣＰＵ１は、この状態でアナログ出力を測
定し、オフセットとして値を取り込む。この値が＋１０
ｍＶ「000000001010」の場合、補正値レジスタ２Ｂに＋
10ｍＶ「000000001010」の２の補数をとった値−10ｍＶ
「111111110110」を送る。ここで設定値レジスタ２Ａと
補正値レジスタ２Ｂを加算器２Ｃで加算すると、そのデ
ジタルコードは−10ｍＶ「111111110110」になりＤ／Ａ
変換器３のもつオフセットは＋10ｍＶでＤ／Ａ変換器３
に入力される値は−10ｍＶなので、アナログ出力は０Ｖ
になる。
定し、オフセットとして値を取り込む。この値が＋１０
ｍＶ「000000001010」の場合、補正値レジスタ２Ｂに＋
10ｍＶ「000000001010」の２の補数をとった値−10ｍＶ
「111111110110」を送る。ここで設定値レジスタ２Ａと
補正値レジスタ２Ｂを加算器２Ｃで加算すると、そのデ
ジタルコードは−10ｍＶ「111111110110」になりＤ／Ａ
変換器３のもつオフセットは＋10ｍＶでＤ／Ａ変換器３
に入力される値は−10ｍＶなので、アナログ出力は０Ｖ
になる。
【００１２】オフセットとして取り込んだ値が−５ｍＶ
「111111111011」の場合、補正値レジスタ２Ｂに−５ｍ
Ｖ「111111111011」の２の補数をとった値＋５ｍＶ「00
0000000101」を送る。ここで設定値レジスタ２Ａと補正
値レジスタ２Ｂを加算器２Ｃで加算すると、そのデジタ
ルコードは＋５ｍＶ「000000000101」になりＤ／Ａ変換
器３のもつオフセットは−５ｍＶでＤ／Ａ変換器３に入
力される値は＋５ｍＶなので、アナログ出力は０Ｖにな
る。
「111111111011」の場合、補正値レジスタ２Ｂに−５ｍ
Ｖ「111111111011」の２の補数をとった値＋５ｍＶ「00
0000000101」を送る。ここで設定値レジスタ２Ａと補正
値レジスタ２Ｂを加算器２Ｃで加算すると、そのデジタ
ルコードは＋５ｍＶ「000000000101」になりＤ／Ａ変換
器３のもつオフセットは−５ｍＶでＤ／Ａ変換器３に入
力される値は＋５ｍＶなので、アナログ出力は０Ｖにな
る。
【００１３】次に、この発明によるオフセット補正回路
をＡ／Ｄ変換器に実施した場合を図２により説明する。
アナログ入力を０Ｖに接続し、ロジック回路２Ｆの補正
値レジスタ２ＢをＡＬＬ「０」にし、Ａ／Ｄ変換器９で
Ａ／Ｄ変換し、その変換されたディジタル値がＡ／Ｄ変
換レジスタ２Ｇに格納され、加算器２Ｃで補正値レジス
タ２ＢのＡＬＬ［０」と加算する。実際はＡ／Ｄ変換器
９のＡ／Ｄ変換結果が出力され、ＣＰＵ１に取り込むこ
とになる。この値の２の補数をとり、補正値レジスタ２
Ｂに送ることによりオフセット調整ができる。
をＡ／Ｄ変換器に実施した場合を図２により説明する。
アナログ入力を０Ｖに接続し、ロジック回路２Ｆの補正
値レジスタ２ＢをＡＬＬ「０」にし、Ａ／Ｄ変換器９で
Ａ／Ｄ変換し、その変換されたディジタル値がＡ／Ｄ変
換レジスタ２Ｇに格納され、加算器２Ｃで補正値レジス
タ２ＢのＡＬＬ［０」と加算する。実際はＡ／Ｄ変換器
９のＡ／Ｄ変換結果が出力され、ＣＰＵ１に取り込むこ
とになる。この値の２の補数をとり、補正値レジスタ２
Ｂに送ることによりオフセット調整ができる。
【００１４】
【発明の効果】この発明によれば、オフセット補正の必
要なＤ／Ａ変換器の前にロジック回路を配置し、ロジッ
ク回路を設定値レジスタと補正値レジスタと加算器で構
成し、補正値レジスタにオフセット値の２の補数の値を
送るので、正負両極性のオフセットをもつＤ／Ａ変換器
を人手によらず、かつ調整用Ｄ／Ａ変換器を使用するこ
となく、Ｄ／Ａ変換器とロジック回路の最小構成で補正
することができる。
要なＤ／Ａ変換器の前にロジック回路を配置し、ロジッ
ク回路を設定値レジスタと補正値レジスタと加算器で構
成し、補正値レジスタにオフセット値の２の補数の値を
送るので、正負両極性のオフセットをもつＤ／Ａ変換器
を人手によらず、かつ調整用Ｄ／Ａ変換器を使用するこ
となく、Ｄ／Ａ変換器とロジック回路の最小構成で補正
することができる。
【図１】この発明によるＤ／Ａ変換器のオフセット補正
回路の構成図である。
回路の構成図である。
【図２】この発明によるオフセット補正回路をＡ／Ｄ変
換器に実施した図である。
換器に実施した図である。
【図３】従来技術によるＤ／Ａ変換器の補正回路の構成
図である。
図である。
【図４】従来技術によるＤ／Ａ変換器のオフセット自動
補正回路の構成図である。
補正回路の構成図である。
１ ＣＰＵ ２ ロジック回路 ２Ａ 設定値レジスタ ２Ｂ 補正値レジスタ ２Ｃ 加算器 ３ Ｄ／Ａ変換器
Claims (1)
- 【請求項１】 設定値レジスタ(2A)と補正値レジスタ(2
B)と加算器(2C)とで構成され、ＣＰＵ(1) のディジタル
コードを入力とするロジック回路(2) と、 ロジック回路(2) の出力を入力とするＤ／Ａ変換器(3)
とを備え、 ロジック回路(2) の補正値レジスタ(2B)にＤ／Ａ変換器
(3) のオフセット値の２の補数をとった値をディジタル
コードでＣＰＵ(1) から入力し、ＣＰＵ(1) から設定値
レジスタ(2A)にディジタルコードを入力すると、加算器
(2C)で補正値レジスタ(2B)のディジタルコードと加算し
てＤ／Ａ変換器(3) に入力し、設定値にオフセット誤差
をロジック回路で加減算することを特徴とするＤ／Ａ変
換器のオフセット補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19331592A JPH0613900A (ja) | 1992-06-26 | 1992-06-26 | Ｄ／ａ変換器のオフセット補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19331592A JPH0613900A (ja) | 1992-06-26 | 1992-06-26 | Ｄ／ａ変換器のオフセット補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613900A true JPH0613900A (ja) | 1994-01-21 |
Family
ID=16305864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19331592A Pending JPH0613900A (ja) | 1992-06-26 | 1992-06-26 | Ｄ／ａ変換器のオフセット補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790335A (en) * | 1995-03-13 | 1998-08-04 | Fujitsu Limited | Asymmetrical signal detector and signal regenerating apparatus using the same detector |
-
1992
- 1992-06-26 JP JP19331592A patent/JPH0613900A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790335A (en) * | 1995-03-13 | 1998-08-04 | Fujitsu Limited | Asymmetrical signal detector and signal regenerating apparatus using the same detector |
| US6052245A (en) * | 1995-03-13 | 2000-04-18 | Fujitsu Limited | Signal regenerating apparatus having asymmetrical signal detection circuit for detecting amplitude error and signal offset from a training signal and correcting same |
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