JPH06138967A - Current mirror circuit - Google Patents
Current mirror circuitInfo
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- JPH06138967A JPH06138967A JP28770392A JP28770392A JPH06138967A JP H06138967 A JPH06138967 A JP H06138967A JP 28770392 A JP28770392 A JP 28770392A JP 28770392 A JP28770392 A JP 28770392A JP H06138967 A JPH06138967 A JP H06138967A
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- emitter
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、大きな電流をミラー比
良く正確に出力しうるカレントミラー回路に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current mirror circuit capable of accurately outputting a large current with a good mirror ratio.
【０００２】[0002]
【従来の技術】図３は従来のカレントミラー回路の一例
を示すものである。図３において、第１のＮＰＮトラン
ジスタ(Ｑ21)のベースに電流源と、第２のＮＰＮトラン
ジスタ(Ｑ22)のコレクタを接続し、第１のＮＰＮトラン
ジスタのエミッタに第２のＮＰＮトランジスタのベース
と第３のＮＰＮトランジスタ(Ｑ23)のベースと一方を接
地した抵抗(Ｒ21)を接続し、第１のＮＰＮトランジスタ
のコレクタを電源に接続し、第２のＮＰＮトランジスタ
のエミッタを接地し、第３のＮＰＮトランジスタのエミ
ッタを接地し、第３のＮＰＮトランジスタのコレクタを
出力とする構成である。図４は従来のカレントミラー回
路の他の例を示したものであり、ＮＰＮトランジスタの
代わりにＰＮＰトランジスタを用いたものである(説明
の詳細省略)。2. Description of the Related Art FIG. 3 shows an example of a conventional current mirror circuit. In FIG. 3, the current source and the collector of the second NPN transistor (Q 22 ) are connected to the base of the first NPN transistor (Q 21 ), and the emitter of the first NPN transistor is connected to the base of the second NPN transistor. And a base of the third NPN transistor (Q 23 ) and a resistor (R 21 ) whose one side is grounded, the collector of the first NPN transistor is connected to the power supply, and the emitter of the second NPN transistor is grounded, In this configuration, the emitter of the third NPN transistor is grounded and the collector of the third NPN transistor is the output. FIG. 4 shows another example of a conventional current mirror circuit, in which a PNP transistor is used instead of the NPN transistor (detailed description thereof is omitted).
【０００３】[0003]
【発明が解決しようとする課題】このような従来例によ
れば、基本的なカレントミラー回路に抵抗を挿入するこ
とによって、第１のトランジスタのベースから見たフィ
ードバックゲインを減少させることができ、出力電流が
大きく、トランジスタの周波数特性が伸びたときでも発
振の起きにくいカレントミラー回路を構成することがで
きるが、集積回路上にレイアウトするとき抵抗を使わね
ばならず、その結果、集積回路上のレイアウトを小さく
することが困難となっていた。本発明は、このような事
情を考慮してなされたもので、出力電流が大きく、トラ
ンジスタの周波数特性が伸びたときでも発振の起きにく
いカレントミラー回路を、集積回路でより小さなレイア
ウトで提供することを目的とするものである。According to such a conventional example, a feedback gain seen from the base of the first transistor can be reduced by inserting a resistor in a basic current mirror circuit. Although it is possible to construct a current mirror circuit in which oscillation is unlikely to occur even when the output current is large and the frequency characteristics of the transistor are extended, resistors must be used when laying out on an integrated circuit, and as a result, on the integrated circuit It was difficult to reduce the layout. The present invention has been made in consideration of such circumstances, and provides a current mirror circuit in which oscillation is unlikely to occur even when the output current is large and the frequency characteristic of the transistor is extended, with a smaller layout in an integrated circuit. The purpose is.
【０００４】[0004]
【課題を解決するための手段】本発明は上記目的を達成
するため、(1) 第１のＮＰＮトランジスタのベースに電
流源と第２のＮＰＮトランジスタのコレクタを接続し、
第１のＮＰＮトランジスタのエミッタに第２のＮＰＮト
ランジスタのベースと第３のＮＰＮトランジスタのベー
スと第７のＮＰＮトランジスタのコレクタを接続し、第
１のＮＰＮトランジスタのコレクタに第４のＰＮＰトラ
ンジスタのコレクタおよびベースと第５のＰＮＰトラン
ジスタのベースを接続し、第２のＮＰＮトランジスタの
エミッタを接地し、第３のＮＰＮトランジスタのエミッ
タを接地し、第３のＮＰＮトランジスタのコレクタを出
力とし、第４のＰＮＰトランジスタのエミッタを電源に
接続し、第５のＰＮＰトランジスタのエミッタを電源に
接続し、第５のＰＮＰトランジスタのコレクタを第７の
ＮＰＮトランジスタよりエミッタの面積の大きい第６の
ＮＰＮトランジスタのコレクタおよびベースと第７のＮ
ＰＮトランジスタのベースに接続し、第６のＮＰＮトラ
ンジスタのエミッタを接地し、第７のＮＰＮトランジス
タのエミッタを接地したカレントミラー回路を構成した
ものである。In order to achieve the above object, the present invention provides (1) connecting a current source and a collector of a second NPN transistor to the base of the first NPN transistor,
The base of the second NPN transistor, the base of the third NPN transistor, and the collector of the seventh NPN transistor are connected to the emitter of the first NPN transistor, and the collector of the first NPN transistor is connected to the collector of the fourth PNP transistor. And a base connected to the base of the fifth PNP transistor, the emitter of the second NPN transistor is grounded, the emitter of the third NPN transistor is grounded, and the collector of the third NPN transistor is used as an output, The emitter of the PNP transistor is connected to the power supply, the emitter of the fifth PNP transistor is connected to the power supply, the collector of the fifth PNP transistor is connected to the collector of the sixth NPN transistor whose emitter area is larger than that of the seventh NPN transistor, and Base and 7th N
This is a current mirror circuit that is connected to the base of a PN transistor, the emitter of the sixth NPN transistor is grounded, and the emitter of the seventh NPN transistor is grounded.
【０００５】(2) 第１のＰＮＰトランジスタのベースに
電流源と第２のＰＮＰトランジスタのコレクタを接続
し、第１のＰＮＰトランジスタのエミッタに第２のＰＮ
Ｐトランジスタのベースと第３のＰＮＰトランジスタの
ベースと第７のＰＮＰトランジスタのコレクタを接続
し、第１のＰＮＰトランジスタのコレクタに第４のＮＰ
Ｎトランジスタのコレクタおよびベースと第５のＮＰＮ
トランジスタのベースを接続し、第２のＰＮＰトランジ
スタのエミッタを電源に接続し、第３のＰＮＰトランジ
スタのエミッタを電源に接続し、第３のＰＮＰトランジ
スタのコレクタを出力とし、第４のＮＰＮトランジスタ
のエミッタを接地し、第５のＮＰＮトランジスタのエミ
ッタを接地し、第５のＮＰＮトランジスタのコレクタを
第７のＰＮＰトランジスタよりエミッタの面積の大きい
第６のＰＮＰトランジスタのコレクタおよびベースと第
７のＰＮＰトランジスタのベースに接続し、第６のＰＮ
Ｐトランジスタのエミッタを電源に接続し、第７のＰＮ
Ｐトランジスタのエミッタを電源に接続したカレントミ
ラー回路を構成したものである。(2) A current source and a collector of the second PNP transistor are connected to the base of the first PNP transistor, and the second PN is connected to the emitter of the first PNP transistor.
The base of the P transistor, the base of the third PNP transistor, and the collector of the seventh PNP transistor are connected to each other, and the collector of the first PNP transistor is connected to the fourth NP.
N-transistor collector and base and fifth NPN
The base of the transistor is connected, the emitter of the second PNP transistor is connected to the power supply, the emitter of the third PNP transistor is connected to the power supply, the collector of the third PNP transistor is the output, and the collector of the fourth NPN transistor is The emitter is grounded, the emitter of the fifth NPN transistor is grounded, and the collector of the fifth NPN transistor has a larger emitter area than that of the seventh PNP transistor. The collector and base of the sixth PNP transistor and the seventh PNP transistor. Connect to the base of the 6th PN
Connect the emitter of the P-transistor to the power supply and connect the 7th PN
This is a current mirror circuit in which the emitter of a P-transistor is connected to a power supply.
【０００６】[0006]
【作用】したがって本発明によると、抵抗を使用しない
ので出力電流が大きく、トランジスタの周波数特性が伸
びたときでも発振の起きにくいカレントミラー回路を、
集積回路でより小さなレイアウトで実現できる実用性の
高いカレントミラー回路を得ることができる。Therefore, according to the present invention, since a resistor is not used, the output current is large, and a current mirror circuit in which oscillation does not easily occur even when the frequency characteristic of the transistor is extended,
It is possible to obtain a highly practical current mirror circuit that can be realized with a smaller layout in an integrated circuit.
【０００７】[0007]
【実施例】以下、図面を参照して本発明の実施例につき
説明する。図１は本発明の第１の実施例におけるカレン
トミラー回路の構成を示すもので、前記手段(1)を実現
したものである。第１の実施例は、第１のＮＰＮトラン
ジスタ(Ｑ1)のベースに電流源と第２のＮＰＮトランジ
スタ(Ｑ2)のコレクタを接続し、第１のＮＰＮトランジ
スタのエミッタに第２のＮＰＮトランジスタのベースと
第３ＮＰＮトランジスタ(Ｑ3)のベースと第７のＮＰＮ
トランジスタ(Ｑ7)のコレクタを接続し、第１のＮＰＮ
トランジスタのコレクタに第４のＰＮＰトランジスタ
(Ｑ4)のコレクタおよびベースと第５のＰＮＰトランジ
スタ(Ｑ5)のベースを接続し、第２のＮＰＮトランジス
タのエミッタを接地し、第３のＮＰＮトランジスタのエ
ミッタを接地し、第３のＮＰＮトランジスタのコレクタ
を出力とし、第４のＰＮＰトランジスタのエミッタを電
源に接続し、第５のＰＮＰトランジスタのエミッタを電
源に接続し、第５のＰＮＰトランジスタのコレクタを第
７のＮＰＮトランジスタよりエミッタの面積の大きい第
６のＮＰＮトランジスタ(Ｑ6)(エミッタの面積比がＭ：
Ｎ)のコレクタおよびベースと第７のＮＰＮトランジス
タのベースに接続し、第６のＮＰＮトランジスタのエミ
ッタを接地し、第７のＮＰＮトランジスタのエミッタを
接地した構成のカレントミラー回路である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a current mirror circuit according to the first embodiment of the present invention, which realizes the means (1). In the first embodiment, the current source and the collector of the second NPN transistor (Q 2 ) are connected to the base of the first NPN transistor (Q 1 ), and the emitter of the first NPN transistor is connected to the second NPN transistor (Q 2 ). Base, the base of the third NPN transistor (Q 3 ) and the seventh NPN
Connect the collector of transistor (Q 7 ) to the first NPN
Fourth PNP transistor on transistor collector
The collector and base of (Q 4 ) are connected to the base of the fifth PNP transistor (Q 5 ), the emitter of the second NPN transistor is grounded, the emitter of the third NPN transistor is grounded, and the third NPN transistor is grounded. The collector of the transistor is used as an output, the emitter of the fourth PNP transistor is connected to the power supply, the emitter of the fifth PNP transistor is connected to the power supply, and the collector of the fifth PNP transistor is larger than the emitter area of the seventh NPN transistor. Large sixth NPN transistor (Q 6 ) (emitter area ratio M:
N) is connected to the collector and the base and the base of the seventh NPN transistor, the emitter of the sixth NPN transistor is grounded, and the emitter of the seventh NPN transistor is grounded.
【０００８】このような構成の第１の実施例によれば、
第１のトランジスタのベース電流Ｉ1Bと、第２のトラン
ジスタのコレクタ電流Ｉ2Cとの関係は数１式で表され
る。According to the first embodiment having such a configuration,
The relation between the base current I 1B of the first transistor and the collector current I 2C of the second transistor is expressed by the equation (1).
【０００９】[0009]
【数１】 [Equation 1]
【００１０】ａ：第２のトランジスタのエミッタサイズ
に対する第３のトランジスタのエミッタサイズの比 Ｍ／Ｎ：第６のトランジスタのエミッタサイズに対する
第７のトランジスタのエミッタサイズの比 このことにより、Ｍ／Ｎの値を適当に決めることによっ
て第１のトランジスタのベースから見たフィードバック
ゲインを減少させることができ、出力電流が大きく、ト
ランジスタの周波数特性が伸びたときでも発振の起きに
くいカレントミラー回路を構成できる。A: the ratio of the emitter size of the third transistor to the emitter size of the second transistor M / N: the ratio of the emitter size of the seventh transistor to the emitter size of the sixth transistor. By appropriately determining the value of, the feedback gain seen from the base of the first transistor can be reduced, and a current mirror circuit can be configured in which oscillation is unlikely to occur even when the output current is large and the frequency characteristic of the transistor is extended. .
【００１１】図２は本発明の第２の実施例におけるカレ
ントミラー回路の構成を示すもので、前記手段(2)を実
現したものである。図２の実施例は、第11のＰＮＰトラ
ンジスタ(Ｑ11)のベースに電流源と第12のＰＮＰトラン
ジスタ(Ｑ12)のコレクタを接続し、第11のＰＮＰトラン
ジスタのエミッタに第12のＰＮＰトランジスタのベース
と第13のＰＮＰトランジスタ(Ｑ13)のベースと第17のＰ
ＮＰトランジスタ(Ｑ17)のコレクタを接続し、第11のＰ
ＮＰトランジスタのコレクタに第14のＮＰＮトランジス
タ(Ｑ14)のコレクタおよびベースと第15のＮＰＮトラン
ジスタ(Ｑ15)のベースを接続し、第12のＰＮＰトランジ
スタのエミッタを電源に接続し、第13のＰＮＰトランジ
スタのエミッタを電源に接続し、第13のＰＮＰトランジ
スタのコレクタを出力とし、第14のＮＰＮトランジスタ
のエミッタを接地し、第15のＮＰＮトランジスタのエミ
ッタを接地し、第15のＮＰＮトランジスタのコレクタを
第17のＰＮＰトランジスタよりエミッタの面積の大きい
第16のＰＮＰトランジスタ(Ｑ16)のコレクタおよびベー
スと第17のＰＮＰトランジスタのベースに接続し、第16
のＰＮＰトランジスタのエミッタを電源に接続し、第17
のＰＮＰトランジスタのエミッタを電源に接続した構成
のカレントミラー回路であり、ちょうど第１の実施例の
ＮＰＮトランジスタとＰＮＰトランジスタとを入れ替え
た構成となっている。その結果、第２の実施例は先の第
１の実施例と同様に第１のトランジスタのベースから見
たフィードバックゲインを減少させることができ、出力
電流が大きく、トランジスタの周波数特性が伸びたとき
でも発振の起きにくいカレントミラー回路を構成でき
る。FIG. 2 shows the configuration of a current mirror circuit according to the second embodiment of the present invention, which realizes the means (2). In the embodiment of FIG. 2, the current source and the collector of the twelfth PNP transistor (Q12) are connected to the base of the eleventh PNP transistor (Q11), and the twelfth PNP transistor is connected to the emitter of the eleventh PNP transistor (Q12). Base and thirteenth PNP transistor (Q 13 ) base and seventeenth P
Connect the collector of the NP transistor (Q 17 ) to the 11th P
The collector and base of the 14th NPN transistor (Q 14 ) and the base of the 15th NPN transistor (Q 15 ) are connected to the collector of the NP transistor, and the emitter of the 12th PNP transistor is connected to the power source. The emitter of the PNP transistor is connected to the power supply, the collector of the 13th PNP transistor is used as the output, the emitter of the 14th NPN transistor is grounded, the emitter of the 15th NPN transistor is grounded, and the collector of the 15th NPN transistor Is connected to the collector and base of a 16th PNP transistor (Q 16 ) having a larger emitter area than that of the 17th PNP transistor and the base of the 17th PNP transistor.
Connect the emitter of the PNP transistor of
Is a current mirror circuit in which the emitter of the PNP transistor is connected to a power supply, and the NPN transistor and the PNP transistor of the first embodiment are just replaced. As a result, the second embodiment can reduce the feedback gain seen from the base of the first transistor similarly to the first embodiment, and when the output current is large and the frequency characteristic of the transistor is extended. However, it is possible to construct a current mirror circuit in which oscillation does not easily occur.
【００１２】[0012]
【発明の効果】本発明は、上記各実施例に示されるよう
に、出力電流が大きく、トランジスタの周波数特性が伸
びたときでも発振の起きにくいカレントミラー回路を抵
抗を用いず、集積回路でより小さなレイアウトで実現で
きる実用性の高いカレントミラー回路を提供することが
できるという効果を有する。According to the present invention, as shown in the above embodiments, the current mirror circuit, which does not easily oscillate even when the output current is large and the frequency characteristic of the transistor is extended, does not use a resistor, and is more integrated in an integrated circuit. This has the effect of providing a highly practical current mirror circuit that can be realized with a small layout.
【図１】本発明の第１の実施例におけるカレントミラー
回路の構成図である。FIG. 1 is a configuration diagram of a current mirror circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例におけるカレントミラー
回路の構成図である。FIG. 2 is a configuration diagram of a current mirror circuit according to a second embodiment of the present invention.
【図３】従来のカレントミラー回路の構成図の一例であ
る。FIG. 3 is an example of a configuration diagram of a conventional current mirror circuit.
【図４】従来のカレントミラー回路の構成図の他の例で
ある。FIG. 4 is another example of a configuration diagram of a conventional current mirror circuit.
【符号の説明】 ＩCC1，ＩCC2，ＩCC3，ＩCC4…電流源、 Ｑ1，Ｑ2，Ｑ
3，Ｑ6，Ｑ7，Ｑ14，Ｑ15，Ｑ21，Ｑ22，Ｑ23…ＮＰＮ
トランジスタ、 Ｑ4，Ｑ5，Ｑ11，Ｑ12，Ｑ13，Ｑ16，
Ｑ17，Ｑ31，Ｑ32，Ｑ33…ＰＮＰトランジスタ、
Ｒ21，Ｒ31…抵抗。[Description of the code] I CC1, I CC2, I CC3 , I CC4 ... current source, Q 1, Q 2, Q
3 , Q 6 , Q 7 , Q 14 , Q 15 , Q 21 , Q 22 , Q 23 ... NPN
Transistors, Q 4 , Q 5 , Q 11 , Q 12 , Q 13 , Q 16 ,
Q 17 , Q 31 , Q 32 , Q 33 ... PNP transistor,
R 21 , R 31 ... Resistors.
Claims (2)
流源と第２のＮＰＮトランジスタのコレクタを接続し、
第１のＮＰＮトランジスタのエミッタに第２のＮＰＮト
ランジスタのベースと第３のＮＰＮトランジスタのベー
スと第７のＮＰＮトランジスタのコレクタを接続し、第
１のＮＰＮトランジスタのコレクタに第４のＰＮＰトラ
ンジスタのコレクタおよびベースと第５のＰＮＰトラン
ジスタのベースを接続し、第２のＮＰＮトランジスタの
エミッタを接地し、第３のＮＰＮトランジスタのエミッ
タを接地し、第３のＮＰＮトランジスタのコレクタを出
力とし、第４のＰＮＰトランジスタのエミッタを電源に
接続し、第５のＰＮＰトランジスタのエミッタを電源に
接続し、第５のＰＮＰトランジスタのコレクタを第６の
ＮＰＮトランジスタのコレクタおよびベースと第７のＮ
ＰＮトランジスタのベースに接続し、第６のＮＰＮトラ
ンジスタのエミッタを接地し、第７のＮＰＮトランジス
タのエミッタを接地することを特徴とするカレントミラ
ー回路。1. A current source and a collector of a second NPN transistor are connected to the base of the first NPN transistor,
The base of the second NPN transistor, the base of the third NPN transistor, and the collector of the seventh NPN transistor are connected to the emitter of the first NPN transistor, and the collector of the first NPN transistor is connected to the collector of the fourth PNP transistor. And a base connected to the base of the fifth PNP transistor, the emitter of the second NPN transistor is grounded, the emitter of the third NPN transistor is grounded, and the collector of the third NPN transistor is used as an output, The emitter of the PNP transistor is connected to the power supply, the emitter of the fifth PNP transistor is connected to the power supply, the collector of the fifth PNP transistor is connected to the collector and base of the sixth NPN transistor, and the seventh N
A current mirror circuit, characterized in that it is connected to the base of a PN transistor, the emitter of a sixth NPN transistor is grounded, and the emitter of a seventh NPN transistor is grounded.
流源と第２のＰＮＰトランジスタのコレクタを接続し、
第１のＰＮＰトランジスタのエミッタに第２のＰＮＰト
ランジスタのベースと第３のＰＮＰトランジスタのベー
スと第７のＰＮＰトランジスタのコレクタを接続し、第
１のＰＮＰトランジスタのコレクタに第４のＮＰＮトラ
ンジスタのコレクタおよびベースと第５のＮＰＮトラン
ジスタのベースを接続し、第２のＰＮＰトランジスタの
エミッタを電源に接続し、第３のＰＮＰトランジスタの
エミッタを電源に接続し、第３のＰＮＰトランジスタの
コレクタを出力とし、第４のＮＰＮトランジスタのエミ
ッタを接地し、第５のＮＰＮトランジスタのエミッタを
接地し、第５のＮＰＮトランジスタのコレクタを第６の
ＰＮＰトランジスタのコレクタおよびベースと第７のＰ
ＮＰトランジスタのベースに接続し、第６のＰＮＰトラ
ンジスタのエミッタを電源に接続し、第７のＰＮＰトラ
ンジスタのエミッタを電源に接続することを特徴とする
カレントミラー回路。2. A current source and a collector of a second PNP transistor are connected to the base of the first PNP transistor,
The base of the second PNP transistor, the base of the third PNP transistor and the collector of the seventh PNP transistor are connected to the emitter of the first PNP transistor, and the collector of the fourth NPN transistor is connected to the collector of the first PNP transistor. And connecting the base to the base of the fifth NPN transistor, connecting the emitter of the second PNP transistor to the power supply, connecting the emitter of the third PNP transistor to the power supply, and connecting the collector of the third PNP transistor to the output. , The emitter of the fourth NPN transistor is grounded, the emitter of the fifth NPN transistor is grounded, the collector of the fifth NPN transistor is the collector and base of the sixth PNP transistor, and the seventh PNP transistor.
A current mirror circuit, characterized in that it is connected to the base of an NP transistor, the emitter of a sixth PNP transistor is connected to a power supply, and the emitter of a seventh PNP transistor is connected to a power supply.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28770392A JPH06138967A (en) | 1992-10-26 | 1992-10-26 | Current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28770392A JPH06138967A (en) | 1992-10-26 | 1992-10-26 | Current mirror circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06138967A true JPH06138967A (en) | 1994-05-20 |
Family
ID=17720649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28770392A Pending JPH06138967A (en) | 1992-10-26 | 1992-10-26 | Current mirror circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06138967A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1213636A2 (en) * | 2000-12-07 | 2002-06-12 | Texas Instruments Deutschland Gmbh | Current mirror circuit |
| JP2002330072A (en) * | 2001-04-27 | 2002-11-15 | Rohm Co Ltd | Current addition type dac |
-
1992
- 1992-10-26 JP JP28770392A patent/JPH06138967A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1213636A2 (en) * | 2000-12-07 | 2002-06-12 | Texas Instruments Deutschland Gmbh | Current mirror circuit |
| DE10060842A1 (en) * | 2000-12-07 | 2002-07-11 | Texas Instruments Deutschland | Current mirror circuit for producing an output current which mirrors a reference input current, generates a base current between two bipolar transistors using a further current mirror circuit |
| DE10060842C2 (en) * | 2000-12-07 | 2002-11-28 | Texas Instruments Deutschland | Current mirror circuit |
| JP2002330072A (en) * | 2001-04-27 | 2002-11-15 | Rohm Co Ltd | Current addition type dac |
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