JP3018486B2 - Bias circuit - Google Patents

Bias circuit

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JP3018486B2
JP3018486B2 JP2316913A JP31691390A JP3018486B2 JP 3018486 B2 JP3018486 B2 JP 3018486B2 JP 2316913 A JP2316913 A JP 2316913A JP 31691390 A JP31691390 A JP 31691390A JP 3018486 B2 JP3018486 B2 JP 3018486B2
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正啓 平澤
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は任意のバイアス電圧を与え、かつバイアス点
に流入流出する電流と同じ電流を出力する事ができるバ
イアス回路に関する。
Description: BACKGROUND OF THE INVENTION The present invention relates to a bias circuit capable of applying an arbitrary bias voltage and outputting the same current as a current flowing into and out of a bias point.

〔従来の技術〕[Conventional technology]

従来のトランジスタのベースを駆動する、たとえばベ
ース接地のバイアス回路では、駆動されるトランジスタ
のhFEが低いものしか使えない場合、そのトランジスタ
のエミッタ電流とコレクタ電流は異なるものとなる。
In a conventional bias circuit for driving the base of a transistor, for example, a common-base bias circuit, when only a low hFE of the driven transistor can be used, the emitter current and the collector current of the transistor are different.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上記のようにベース接地回路でhFEの低い、例えばhFE
が100以下の場合等のトランジスタを使用しなければな
らない場合、入力電流より出力電流が小さくなりロス電
流が1%以上になり利得の低下が無視できなくなる。ま
た、このような回路をモノリシックIC化する場合、製造
ロットごとにhFEはかなりばらつくため均一の特性を得
る事がむずかしい。
As described above, the hFE is low in the grounded base circuit, for example, hFE
If the transistor must be used, for example, when the current is less than 100, the output current becomes smaller than the input current, the loss current becomes 1% or more, and the decrease in gain cannot be ignored. Further, when such a circuit is formed into a monolithic IC, it is difficult to obtain uniform characteristics because the hFE varies considerably for each manufacturing lot.

〔課題を解決するための手段〕[Means for solving the problem]

本発明のバイアス回路は同じ導伝形式の第1,第2のト
ランジスタを備え、第1のトランジスタのベース及び第
2のトランジスタのベースとコレクタと第2の電流源の
一端とを共通に接続し、第2の電流源の他端と第1の電
流源の一端を共通に接続し更に第1の電源端子に接続し
第1の電流源の他端は第1のトランジスタのコレクタと
接続して補正電流出力端子とし、第1,第2のトランジス
タとは導伝形式とは異なる第3,第4のトランジスタのベ
ースを共通に接続してバイアス電圧入力端子とし、第3,
第4のトランジスタのコレクタは共通に接続して第2の
電源端子に接続し、第2,第4のトランジスタのエミッタ
を共通に接続し、第1,第3のトランジスタのエミッタを
共通に接続してバイアス電圧出力端子とした。
The bias circuit according to the present invention includes first and second transistors of the same conduction type, and connects the base and collector of the first and second transistors and one end of the second current source in common. , The other end of the second current source and one end of the first current source are commonly connected, further connected to a first power supply terminal, and the other end of the first current source is connected to the collector of the first transistor. The base of the third and fourth transistors, which are different from the first and second transistors in conduction type, are connected in common to serve as bias current input terminals, and serve as bias voltage input terminals.
The collector of the fourth transistor is commonly connected and connected to the second power supply terminal, the emitters of the second and fourth transistors are commonly connected, and the emitters of the first and third transistors are commonly connected. As a bias voltage output terminal.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。本発明
の基本回路を第1図に示す。第1図において電流源I1と
I2は同じ電流値とする。トランジスタQ1,Q2,Q3,Q4でト
ランジスタQ3,Q4のベース電圧を基準電位として、トラ
ンジスタQ2側のコレクタを入力点、トランジスタQ1のコ
レクタを出力点とするカレントミラー回路を構成してい
る。またトランジスタQ3,Q4が共通に接続された端子T4
はバイアス電圧入力端子となる。電源端子T3及びT5は端
子T4に対してそれぞれ高電位,低電位としトランジスタ
Q1,Q2,Q3,Q4が動作する電圧に設定する。端子T1はバイ
アス電圧出力端子となり、端子T2は補正電流出力端子と
なる。バイアス電圧出力端子T1は、バイアス電圧入力端
子T4を入力としたトランジスタQ3を使用したエミッタフ
ォロワの出力となっている。カレントミラーを構成して
いるトランジスタQ1,Q2,E3,Q4は、面積比をトランジス
タQ1とQ2、Q3とQ4でそれぞれ1対1にとればトランジス
タQ1とトランジスタQ2のコレクタ電流は等しくなり、前
述したように電流源I1,I2が同じ電流量でバイアス電圧
出力端子T1での電流の流入流出がなければ補正電流出力
端子T2には電流の流入流出はない。バイアス電圧出力端
子T1より本バイアス回路に電流の流入があった場合、流
入電流はトランジスタQ3のエミッタ電流の増加分とな
り、トランジスタQ3のベース−エミッタ間電圧VBEが流
入電流分増加する。それに対してトランジスタQ1のVBE
はトランジスタQ3のVBE増加分だけ逆に減少してトラン
ジスタQ1のコレクタ電流はバイアス電圧出力端子TQから
の流入分だけ減少して、補正電流出力端子T2からはバイ
アス電圧出力回路T1からの流入電流と同じ電流量が流出
する。また逆にバイアス電圧出力端子T1から電流の流出
があった場合は同様に流出電流と同じ電流量が補正電流
出力端子T2より流入される。補正電流出力端子T2の電位
はT2が接続される回路の電位によって決定される。
Next, the present invention will be described with reference to the drawings. FIG. 1 shows a basic circuit of the present invention. In FIG. 1, the current source I1
I2 has the same current value. The transistors Q1, Q2, Q3, and Q4 form a current mirror circuit that uses the base voltage of the transistors Q3 and Q4 as a reference potential and uses the collector of the transistor Q2 as an input point and the collector of the transistor Q1 as an output point. The terminal T4 to which the transistors Q3 and Q4 are connected in common
Is a bias voltage input terminal. Power supply terminals T3 and T5 are set to high potential and low potential with respect to terminal T4, respectively.
Set the voltage to operate Q1, Q2, Q3, Q4. The terminal T1 serves as a bias voltage output terminal, and the terminal T2 serves as a correction current output terminal. The bias voltage output terminal T1 is an output of an emitter follower using the transistor Q3 having the bias voltage input terminal T4 as an input. As for the transistors Q1, Q2, E3, and Q4 constituting the current mirror, if the area ratio is 1: 1 for the transistors Q1 and Q2, and Q3 and Q4, the collector currents of the transistors Q1 and Q2 are equal, and as described above. As described above, if the current sources I1 and I2 have the same amount of current and there is no current inflow and outflow at the bias voltage output terminal T1, no current flows in and out of the correction current output terminal T2. When a current flows into the present bias circuit from the bias voltage output terminal T1, the flowing current becomes an increase in the emitter current of the transistor Q3, and the base-emitter voltage VBE of the transistor Q3 increases by the flowing current. On the other hand, VBE of transistor Q1
Reversely decreases by the VBE increase of the transistor Q3, the collector current of the transistor Q1 decreases by the inflow from the bias voltage output terminal TQ, and the inflow current from the bias voltage output circuit T1 The same amount of current flows out. Conversely, when a current flows out of the bias voltage output terminal T1, the same amount of current as the outflow current similarly flows in from the correction current output terminal T2. The potential of the correction current output terminal T2 is determined by the potential of the circuit to which T2 is connected.

次に実際に本発明のバイアス回路を使用した回路を第
2図に示す。第2図において第1図と同じ機能の素子に
ついては同じ符号を記した。第2図は信号電流を反転さ
せる回路であり、入力電流信号源ISの電流を信号出力端
子T6で反転させて得るものである。端子T3,T4は電源端
子であり、トランジスタQ5,Q6,Q7,Q8はカレントミラー
を構成している。Q5,Q6のエミッタ面積は同じにしてト
ランジスタQ5のコレクタ電流I1とトランジスタQ6のコレ
クタ電流I2は同じ電流値となっている。トランジスタQ8
のコレクタ電流I4は電流信号源ISの直流バイアス電流よ
りも大きく選ぶことによりトランジスタQ9のエミッタに
はI4−ISなる電流が流れる。トランジスタQ9はベース接
地回路となっている。ところがトランジスタQ9のhFEが
低い場合、トランジスタQ9のベース電流IBだけトランジ
スタQ9のコレクタ電流は少なくなり、信号電流のロスが
生じるが、バイアス回路の補正電流出力端子T4からは、
トランジスタQ9のベース電流IBと同じ電流量の補正電流
IFが流出し、トランジスタQ9のコレクタ電流に加えてい
るので、トランジスタQ9のベース接地回路でのロスはな
くなっている。ダイオードD1は補正電流出力端子2の電
位をトランジスタQ1が正常動作するための電位に確保す
るためのものである。トランジスタQ10,Q11はカレント
ミラー回路で、信号電流出力端子T6より入力信号源ISと
は反転した信号電流が得る事ができる。
Next, FIG. 2 shows a circuit actually using the bias circuit of the present invention. In FIG. 2, elements having the same functions as those in FIG. 1 are denoted by the same reference numerals. FIG. 2 is a circuit for inverting the signal current, which is obtained by inverting the current of the input current signal source IS at the signal output terminal T6. Terminals T3 and T4 are power supply terminals, and transistors Q5, Q6, Q7 and Q8 constitute a current mirror. The emitter areas of Q5 and Q6 are the same, and the collector current I1 of the transistor Q5 and the collector current I2 of the transistor Q6 have the same current value. Transistor Q8
Is selected to be larger than the DC bias current of the current signal source IS, a current I4-IS flows through the emitter of the transistor Q9. The transistor Q9 is a grounded base circuit. However, when the hFE of the transistor Q9 is low, the collector current of the transistor Q9 is reduced by the base current IB of the transistor Q9, and the signal current is lost.However, from the correction current output terminal T4 of the bias circuit,
Correction current of the same amount as the base current IB of transistor Q9
Since the IF flows out and is added to the collector current of the transistor Q9, the loss in the common base circuit of the transistor Q9 is eliminated. The diode D1 is for securing the potential of the correction current output terminal 2 to a potential for normal operation of the transistor Q1. The transistors Q10 and Q11 are current mirror circuits, and a signal current inverted from the input signal source IS can be obtained from the signal current output terminal T6.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明のバイアス回路によれ
ば、バイアス点に流入または流出する電流と同じ電流量
を流出または流入させる事ができるので、バイアス駆動
するトランジスタのhFEが低い場合でも(例えばhFEが10
0以下の場合)、信号電流がバイアス駆動するトランジ
スタを通ってもロスは無視でき(従来の1/(1+hF
E))、利得低下がほとんどなく、しかもIC製造ばらつ
き(hFEのばらつき)に対し、利得ばらつきの少ない安
定した動作を得る事ができる。
As described above, according to the bias circuit of the present invention, the same amount of current as flowing into or out of the bias point can be flowed out or flowed in. Therefore, even when the hFE of the bias driving transistor is low (for example, hFE Is 10
0 or less), the loss is negligible even if the signal current passes through the bias-driven transistor (1 / (1 + hF)
E)), there is almost no gain reduction, and stable operation with little gain variation with respect to IC manufacturing variation (hFE variation) can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の基本動作回路、第2図は本発明の使用
例である。 Q1〜Q11……トランジスタ、D1……ダイオード、I1〜I3
……直流電流源、IS……信号電流源。
FIG. 1 shows a basic operation circuit of the present invention, and FIG. 2 shows a use example of the present invention. Q1-Q11: Transistor, D1: Diode, I1-I3
... DC current source, IS ... Signal current source.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】同じ導電形式の第1,第2のトランジスタを
備え、第1のトランジスタのベースと、第2のトランジ
スタのベース及びコレクタと第2の電流源の一端とを共
通に接続し、第2の電流源の他端と第1の電流源の一端
を共通に接続し更に第1の電源端子に接続し、第1の電
流源の他端は第1のトランジスタのコレクタと接続して
補正電流出力端子とし、第1,第2のトランジスタとは導
伝形式とは異なる第3,第4のトランジスタのベースを共
通に接続してバイアス電圧入力端子とし、第3,第4のト
ランジスタのコレクタは共通に接続して第2の電源端子
に接続し、第2,第4のトランジスタのエミッタを共通に
接続し、第1,第3のトランジスタのエミッタを共通に接
続してバイアス電圧出力端子としたバイアス回路。
A first transistor having a same conductivity type, a base of the first transistor, a base and a collector of the second transistor, and one end of a second current source connected in common; The other end of the second current source and one end of the first current source are connected in common, further connected to a first power supply terminal, and the other end of the first current source is connected to the collector of the first transistor. A correction current output terminal, the bases of third and fourth transistors different from the first and second transistors in conduction type are connected in common to serve as a bias voltage input terminal, and the third and fourth transistors The collector is connected in common to the second power supply terminal, the emitters of the second and fourth transistors are connected in common, the emitters of the first and third transistors are connected in common, and the bias voltage output terminal Bias circuit.
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