JPH0522275B2 - - Google Patents
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- JPH0522275B2 JPH0522275B2 JP62274416A JP27441687A JPH0522275B2 JP H0522275 B2 JPH0522275 B2 JP H0522275B2 JP 62274416 A JP62274416 A JP 62274416A JP 27441687 A JP27441687 A JP 27441687A JP H0522275 B2 JPH0522275 B2 JP H0522275B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２入力の電流の中から最大値電流を出
力する最大値出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a maximum value output circuit that outputs the maximum value current from two input currents.
第３図はこの種の最大値出力回路の従来例の回
路図である。
FIG. 3 is a circuit diagram of a conventional example of this type of maximum value output circuit.
本従来例はカレントミラー回路４，５の共通部
が正電源Vccに接続され、カレントミラー回路４
に入力電流IIN1が、カレントミラー回路５に入力
電流IIN2がそれぞれ入力され、カレントミラー回
路４，５で電流の流れる方向が反転されカレント
ミラー回路４，５の出力端に接続された抵抗Ｒ
１，Ｒ２に電圧が発生する。 In this conventional example, the common part of the current mirror circuits 4 and 5 is connected to the positive power supply Vcc, and the current mirror circuit 4
The input current I IN1 is input to the current mirror circuit 5, and the input current I IN2 is input to the current mirror circuit 5, and the direction of current flow is reversed in the current mirror circuits 4 and 5.
1, a voltage is generated at R2.
差動増幅器OP１，OP２、ダイオードＤ１，Ｄ
２、抵抗Ｒ３で構成された加算回路６は抵抗Ｒ１
とＲ２の電圧を入力として、大きい方の電圧を出
力するものである。 Differential amplifier OP1, OP2, diode D1, D
2. Adder circuit 6 composed of resistor R3 is connected to resistor R1
It inputs the voltages of R2 and R2, and outputs the larger voltage.
カレントミラー回路４，５のミラー比（入出力
電流比）をそれぞれ１：１とし、Ｒ１＝Ｒ２とす
ると、IIN1＞IIN2のとき、Ｒ１IIN1＞Ｒ２IIN2となる
ため、ダイオードＤ１がオンし、ダイオードＤ２
がオフし、この回路の出力電圧VOUTはＲ１IIN1と
なる。 If the mirror ratio (input/output current ratio) of current mirror circuits 4 and 5 is 1:1, and R1 = R2, when I IN1 > I IN2 , R1I IN1 > R2I IN2 , so diode D1 is turned on. , diode D2
is turned off, and the output voltage V OUT of this circuit becomes R1I IN1 .
IIN1＜IIN2のとき、Ｒ１IIN1＜Ｒ２IIN2となるた
め、ダイオードＤ１がオフし、ダイオードＤ２が
オンし、この回路の出力電圧VOUTはＲ２IIN2とな
る。 When I IN1 < I IN2 , R1I IN1 < R2I IN2 , so diode D1 is turned off, diode D2 is turned on, and the output voltage V OUT of this circuit becomes R2I IN2 .
すなわち、入力電流IIN1とIIN2の大きい方の電流
（最大値）が電圧に変換されて出力される。 That is, the larger current (maximum value) of the input currents I IN1 and I IN2 is converted into a voltage and output.
上述した従来の最大値出力回路は加算回路６の
ダイオードの電圧降下（順電圧）を補償するため
に差動増幅器を使用する必要があり、本回路を半
導体集積回路化する場合、回路が複雑となり、チ
ツプ面積も大きくなるという欠点がある。
The conventional maximum value output circuit described above requires the use of a differential amplifier to compensate for the voltage drop (forward voltage) of the diode in the adder circuit 6, and when this circuit is implemented as a semiconductor integrated circuit, the circuit becomes complicated. However, the disadvantage is that the chip area becomes large.
また、差動増幅器は入力電流の有無に無関係に
電源電流を必要とするため、消費電力が大きいと
いう欠点がある。 Further, since differential amplifiers require power supply current regardless of the presence or absence of input current, they have the disadvantage of high power consumption.
本発明の目的は前記問題点を解消した最大値出
力回路を提供することにある。 An object of the present invention is to provide a maximum value output circuit that eliminates the above-mentioned problems.
本発明は第１の入力端子を第１のカレントミラ
ー回路に接続し、第２の入力端子を第２のカレン
トミラー回路に接続し、前記第１のカレントミラ
ー回路の第１の出力端を前記第１のカレントミラ
ー回路の極性と反対の第３のカレントミラー回路
に接続し、前記第１のカレントミラー回路の第２
の出力端と前記第２のカレントミラー回路の第２
の出力端を加算回路に接続し、前記第２のカレン
トミラー回路の第１の出力端と前記第３のカレン
トミラー回路の出力端とを差電流検出回路に接続
し、前記差電流検出回路の一方の極性の出力で前
記第１のカレントミラー回路の第２の出力端を制
御し、前記差電流検出回路の他方の極性の出力で
前記第２のカレントミラー回路の第２の出力端を
制御し、前記加算回路の出力より最大値を出力す
るようにしたことを特徴とする最大値出力回路で
ある。
In the present invention, a first input terminal is connected to a first current mirror circuit, a second input terminal is connected to a second current mirror circuit, and a first output terminal of the first current mirror circuit is connected to the first current mirror circuit. a third current mirror circuit opposite in polarity to the first current mirror circuit;
and the second current mirror circuit of the second current mirror circuit.
The output end of the second current mirror circuit is connected to an adder circuit, the first output end of the second current mirror circuit and the output end of the third current mirror circuit are connected to a difference current detection circuit, and the output end of the second current mirror circuit is connected to a difference current detection circuit. The output of one polarity controls the second output terminal of the first current mirror circuit, and the output of the other polarity of the differential current detection circuit controls the second output terminal of the second current mirror circuit. The maximum value output circuit is characterized in that the maximum value is outputted from the output of the adder circuit.
次に、本発明の実施例について図面を参照して
説明する。
Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の最大値出力回路の一実施例の
回路図である。 FIG. 1 is a circuit diagram of an embodiment of the maximum value output circuit of the present invention.
本実施例は第１のカレントミラー回路１と第２
のカレントミラー回路２の共通部を正電源Vccに
接続し、第１の入力端子を第１のカレントミラー
回路１に接続し、第２の入力端子を第２のカレン
トミラー回路２に接続し、前記第１のカレントミ
ラー回路１の第１の出力端を前記第１のカレント
ミラー回路１の極性と反対の第３のカレントミラ
ー回路３に接続し、前記第１のカレントミラー回
路１の第２の出力端と前記第２のカレントミラー
回路２の第２の出力端を、ダイオードＤ１，Ｄ２
及び抵抗５からなる加算回路６に接続し、前記第
２のカレントミラー回路２の第１の出力端と前記
第３のカレントミラー回路３の出力端とを差電流
検出回路７に接続する。 This embodiment has a first current mirror circuit 1 and a second current mirror circuit 1.
A common part of the current mirror circuit 2 is connected to the positive power supply Vcc, a first input terminal is connected to the first current mirror circuit 1, a second input terminal is connected to the second current mirror circuit 2, A first output terminal of the first current mirror circuit 1 is connected to a third current mirror circuit 3 whose polarity is opposite to that of the first current mirror circuit 1, and a second output terminal of the first current mirror circuit 1 is and the second output end of the second current mirror circuit 2 are connected to diodes D1 and D2.
and a resistor 5, and the first output end of the second current mirror circuit 2 and the output end of the third current mirror circuit 3 are connected to a difference current detection circuit 7.
差電流検出回路７はPNPトランジスタＱ１と
NPNトランジスタＱ２のエミツタ相互が接続さ
れ、ベースが基準電圧VREF（正電源Vccとグラン
ド間の電位）に接続するように構成され、カレン
トミラー回路２，３の出力はトランジスタＱ１，
Ｑ２のエミツタに共通に接続される。該差電流検
出回路２つの出力端は、抵抗Ｒ１〜Ｒ４、トラン
ジスタＱ３〜Ｑ５で構成される制御回路に入力さ
れ制御回路の出力は第１のカレントミラー回路１
の第２の出力端と第２のカレントミラー回路の第
２の出力端に接続され、かつ加算回路６に接続さ
れ、加算回路６から入力電流の大きい方が電圧に
変換されて出力される。第２図ａ，ｂは第１図中
のカレントミラー回路１，２，３の回路図であ
る。トランジスタＱ７，Ｑ１１のコレクタが入力
でトランジスタＱ８，Ｑ９，Ｑ１２のコレクタが
出力である。抵抗Ｒ６〜Ｒ８の比、抵抗Ｒ９，Ｒ
１０の比によつてミラー比が決まる。Ｑ６，Ｑ１
０はトランジスタである。 The differential current detection circuit 7 has a PNP transistor Q1 and
The emitters of the NPN transistor Q2 are connected to each other, and the base is connected to the reference voltage V REF (potential between the positive power supply Vcc and ground), and the outputs of the current mirror circuits 2 and 3 are connected to the transistors Q1 and
Commonly connected to the emitter of Q2. The output terminals of the two differential current detection circuits are input to a control circuit composed of resistors R1 to R4 and transistors Q3 to Q5, and the output of the control circuit is connected to a first current mirror circuit 1.
is connected to the second output terminal of the second current mirror circuit and the second output terminal of the second current mirror circuit, and is also connected to the adder circuit 6, from which the larger input current is converted into a voltage and output. 2a and 2b are circuit diagrams of the current mirror circuits 1, 2, and 3 in FIG. 1. The collectors of transistors Q7 and Q11 are inputs, and the collectors of transistors Q8, Q9, and Q12 are outputs. Ratio of resistors R6 to R8, resistors R9, R
The ratio of 10 determines the mirror ratio. Q6, Q1
0 is a transistor.
次に本実施例の動作を説明する。 Next, the operation of this embodiment will be explained.
カレントミラー回路１，２のミラー比を１：
１：１、カレントミラー回路３のミラー比を１：
１とすると、
IIN1＞IIN2のとき、カレントミラー回路３の出力
電流がカレントミラー回路２の第２の出力電流よ
り大きいため、差電流検出回路のトランジスタＱ
１はオンし、Ｑ２はオフする。差電流検出回路の
トランジスタＱ１の出力電流によりトランジスタ
Ｑ３，Ｑ５はオンする。差電流検出回路のトラン
ジスタＱ２には電流が流れないため、トランジス
タＱ４はオフしている。 The mirror ratio of current mirror circuits 1 and 2 is 1:
1:1, mirror ratio of current mirror circuit 3 to 1:1
1, when I IN1 > I IN2 , the output current of current mirror circuit 3 is larger than the second output current of current mirror circuit 2, so transistor Q of the difference current detection circuit
1 is on and Q2 is off. Transistors Q3 and Q5 are turned on by the output current of transistor Q1 of the differential current detection circuit. Since no current flows through the transistor Q2 of the differential current detection circuit, the transistor Q4 is turned off.
カレントミラー回路２の第２の出力電流はトラ
ンジスタＱ５を通つてグランドに流れる。加算回
路のダイオードＤ２は、トランジスタＱ５のコレ
クタがほぼ０（Ｖ）であるためオフしており、ダ
イオードＤ１のみがオンしている。したがつて、
加算回路の出力にはカレントミラー回路１の第２
の出力電流と加算回路の抵抗Ｒ５との積の電圧
IIN1Ｒ５が出力される。 The second output current of current mirror circuit 2 flows to ground through transistor Q5. The diode D2 of the adder circuit is off because the collector of the transistor Q5 is approximately 0 (V), and only the diode D1 is on. Therefore,
The output of the adder circuit is the second one of the current mirror circuit 1.
The voltage of the product of the output current and the resistor R5 of the adder circuit
I IN1 R5 is output.
IIN1＜IIN2のとき、カレントミラー回路２の第２
の出力電流が、カレントミラー回路３の出力電流
より大きいため、差電流検出回路のトランジスタ
Ｑ２はオンし、Ｑ１はオフする。差電流検出回路
のトランジスタＱ２の出力電流によりトランジス
タＱ４はオンする。差電流検出回路のトランジス
タＱ１には電流が流れないためトランジスタＱ
３，Ｑ５はオフしている。カレントミラー回路１
の第２の出力電流はトランジスタＱ４を通つてグ
ランドに流れる。加算回路６のダイオードＤ１は
トランジスタＱ４のコレクタがほぼ０（Ｖ）であ
るためオフしており、ダイオードＤ２のみがオン
している。したがつて、加算回路の出力には、カ
レントミラー回路２の第２の出力電流と加算回路
の抵抗Ｒ５との積の電圧IIN1Ｒ５が出力される。
すなわち、入力電流IIN1とIIN2の大きい方の電流
（最大値）が電圧に変換されて出力される。 When I IN1 < I IN2 , the second
Since the output current of the current mirror circuit 3 is larger than the output current of the current mirror circuit 3, the transistor Q2 of the differential current detection circuit is turned on and the transistor Q1 is turned off. Transistor Q4 is turned on by the output current of transistor Q2 of the differential current detection circuit. Since no current flows through the transistor Q1 of the differential current detection circuit, the transistor Q
3. Q5 is off. Current mirror circuit 1
A second output current flows to ground through transistor Q4. The diode D1 of the adder circuit 6 is off because the collector of the transistor Q4 is approximately 0 (V), and only the diode D2 is on. Therefore, the voltage I IN1 R5, which is the product of the second output current of the current mirror circuit 2 and the resistor R5 of the adder circuit, is outputted from the adder circuit.
That is, the larger current (maximum value) of the input currents I IN1 and I IN2 is converted into a voltage and output.
以上説明したように本発明は２つの入力電流の
差電流で入力電流を選択することによつて、消費
電力が少なく回路が簡単な最大値出力回路を得る
ことができる効果がある。
As explained above, the present invention has the advantage that by selecting the input current based on the difference current between two input currents, it is possible to obtain a maximum value output circuit with low power consumption and a simple circuit.
第１図は本発明の一実施例を示す回路図、第２
図ａ，ｂは第１図に示した第１〜第３のカレント
ミラー回路を示す回路図、第３図は従来例を示す
回路図である。
１〜３……カレントミラー回路、６……加算回
路、Ｒ１〜Ｒ１０……抵抗、Ｑ１，Ｑ４，Ｑ５，
Ｑ１０〜Ｑ１２……NPNトランジスタ、Ｑ２，
Ｑ３，Ｑ６〜Ｑ９……PNPトランジスタ、Ｄ１，
Ｄ２……ダイオード、IIN1，IIN2……入力電流、
VOUT……出力電圧、Vcc……正電源、VREF……基
準電圧。
Figure 1 is a circuit diagram showing one embodiment of the present invention, Figure 2 is a circuit diagram showing an embodiment of the present invention.
Figures a and b are circuit diagrams showing the first to third current mirror circuits shown in Figure 1, and Figure 3 is a circuit diagram showing a conventional example. 1 to 3...Current mirror circuit, 6...Addition circuit, R1 to R10...Resistor, Q1, Q4, Q5,
Q10~Q12...NPN transistor, Q2,
Q3, Q6-Q9...PNP transistor, D1,
D2...Diode, I IN1 , I IN2 ...Input current,
V OUT ...Output voltage, Vcc...Positive power supply, V REF ...Reference voltage.
Claims (1)
に接続し、第２の入力端子を第２のカレントミラ
ー回路に接続し、前記第１のカレントミラー回路
の第１の出力端を前記第１のカレントミラー回路
の極性と反対の第３のカレントミラー回路に接続
し、前記第１のカレントミラー回路の第２の出力
端と前記第２のカレントミラー回路の第２の出力
端を加算回路に接続し、前記第２のカレントミラ
ー回路の第１の出力端と前記第３のカレントミラ
ー回路の出力端とを差電流検出回路に接続し、前
記差電流検出回路の一方の極性の出力で前記第１
のカレントミラー回路の第２の出力端を制御し、
前記差電流検出回路の他方の極性の出力で前記第
２のカレントミラー回路の第２の出力端を制御
し、前記加算回路の出力より最大値を出力するよ
うにしたことを特徴とする最大値出力回路。1 A first input terminal is connected to a first current mirror circuit, a second input terminal is connected to a second current mirror circuit, and a first output terminal of the first current mirror circuit is connected to the first current mirror circuit. is connected to a third current mirror circuit with a polarity opposite to that of the current mirror circuit, and the second output terminal of the first current mirror circuit and the second output terminal of the second current mirror circuit are connected to an adder circuit. the first output end of the second current mirror circuit and the output end of the third current mirror circuit are connected to a difference current detection circuit, and the one polarity output of the difference current detection circuit is connected to the first output end of the second current mirror circuit and the output end of the third current mirror circuit. 1st
controls the second output terminal of the current mirror circuit of
A maximum value characterized in that the second output end of the second current mirror circuit is controlled by the output of the other polarity of the difference current detection circuit, and the maximum value is output from the output of the addition circuit. Output circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274416A JPH01115205A (en) | 1987-10-29 | 1987-10-29 | Maximum value output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274416A JPH01115205A (en) | 1987-10-29 | 1987-10-29 | Maximum value output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01115205A JPH01115205A (en) | 1989-05-08 |
| JPH0522275B2 true JPH0522275B2 (en) | 1993-03-29 |
Family
ID=17541368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274416A Granted JPH01115205A (en) | 1987-10-29 | 1987-10-29 | Maximum value output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01115205A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5191671B2 (en) * | 2007-02-17 | 2013-05-08 | セイコーインスツル株式会社 | Adder and current mode switching regulator |
| JP2012177827A (en) * | 2011-02-28 | 2012-09-13 | Ricoh Co Ltd | Toner, method for forming full-color image and full-color image forming apparatus using the toner |
-
1987
- 1987-10-29 JP JP62274416A patent/JPH01115205A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01115205A (en) | 1989-05-08 |
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