JPH04109715A - Digital input circuit - Google Patents

Digital input circuit

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Publication number
JPH04109715A
JPH04109715A JP2227720A JP22772090A JPH04109715A JP H04109715 A JPH04109715 A JP H04109715A JP 2227720 A JP2227720 A JP 2227720A JP 22772090 A JP22772090 A JP 22772090A JP H04109715 A JPH04109715 A JP H04109715A
Authority
JP
Japan
Prior art keywords
circuit
trs
input
input terminals
transistors
Prior art date
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Pending
Application number
JP2227720A
Other languages
Japanese (ja)
Inventor
Yoshihiko Mizukami
義彦 水上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP2227720A priority Critical patent/JPH04109715A/en
Publication of JPH04109715A publication Critical patent/JPH04109715A/en
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Abstract

PURPOSE:To easily connect the circuit to a circuit separated from a power supply of the former circuit by connecting emitters of a couple of complementary transistors (TRs) in series and using bases of the TRs for input terminals of a differential amplifier circuit. CONSTITUTION:Bases of a couple of complementary TRs Q1, Q2 whose emitters are connected in series are used for input terminals 3,4. It is possible to limit a collector current of the TRs Q1, Q2 by a signal voltage fed between the input terminals 3 and 4. Since only a base current flows to the input terminals 3 and 4, the circuit is driven by a signal source whose impedance is high and since an output impedance of the collectors of the TRs Q1, Q2 is high and the output follows to an input common mode signal, the circuit is immune to noise as a result.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル入力回路に関し、特に入力電圧の
差成分のみを検出し同相成分を検出しないディジタル信
号の入力回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital input circuit, and more particularly to a digital signal input circuit that detects only difference components of input voltages and does not detect in-phase components.

〔従来の技術〕[Conventional technology]

従来のこの種のディジタル入力回路の一例を第3図に示
す。これは、トランジスタQ5.Q6と負荷9,10及
び電流源■2で構成された一般的な差動回路であり、デ
ィジタル入力信号の一端は入力端子3から直接その差動
回路の一入力端子に印加され、ディジタル入力信号の他
の一端は入力端子4からダイオードD、、D2によりダ
イオード2個分レベルシフトされた接続されている。従
って、入力端子4に対し入力端子3がダイオードの順方
向電圧2ヶ分上昇したか否かにより、この差動回路の出
力が決定される。
An example of a conventional digital input circuit of this type is shown in FIG. This is transistor Q5. This is a general differential circuit consisting of Q6, loads 9 and 10, and current source 2. One end of the digital input signal is directly applied from input terminal 3 to one input terminal of the differential circuit, and the digital input signal The other end is connected to the input terminal 4 with a level shift of two diodes by diodes D, , D2. Therefore, the output of this differential circuit is determined depending on whether the input terminal 3 has increased by two forward voltages of the diode with respect to the input terminal 4.

この回路において、一般的には、約1.4■の閾値によ
りロジック入力を検出でき、またロジック入力の同相成
分には不感とする事が可能である。
In this circuit, a logic input can generally be detected with a threshold value of about 1.4 square meters, and it can be made insensitive to the common mode component of the logic input.

さらに、この種のディジタル入力回路の他の一例を第4
図に示す。負荷9を持つダーリントン接続されたトラン
ジスタQ7.Q8のベース一端を入力端子3として、他
の入力端子4がトランジスタQ8のエミッタとなる。こ
の入力端子3,4間にディジタル入力信号が印加される
と、一般的には閾値的1.4■により負荷9の電流を制
御し、つまりディジタル入力信号を検出する事が可能で
有る。
Furthermore, another example of this type of digital input circuit is shown in the fourth example.
As shown in the figure. Darlington connected transistor Q7 with load 9. One end of the base of Q8 serves as input terminal 3, and the other input terminal 4 serves as the emitter of transistor Q8. When a digital input signal is applied between the input terminals 3 and 4, it is generally possible to control the current of the load 9 by a threshold value of 1.4, that is, to detect the digital input signal.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のディジタル入力回路の第3図においては
、閾値1.4Vを得るためのダイオードD、、D2をバ
イアスする電流源11の電流が、最終的には入力端子4
から流れ出す、つまり入力信号源のインピーダンスは低
くなければならず、これが回路使用上の制限になるとい
う欠点がある。
In the conventional digital input circuit described above in FIG.
The disadvantage is that the impedance of the input signal source must be low, which limits the use of the circuit.

さらに、第4図においては、その回路の構成上低電位電
源である電源端子2と、入力端子の一端である入力端子
4とが共通で有るため、入力信号の同相成分に対して低
インピーダンスとなり、使用に際し制限になり、さらに
第3図と同様の制限をも併せ持つという欠点があった。
Furthermore, in FIG. 4, because the power supply terminal 2, which is a low potential power supply, and the input terminal 4, which is one end of the input terminal, are common due to the circuit configuration, the impedance is low with respect to the common mode component of the input signal. , which has the drawback of being restricted in its use, and also having the same restrictions as shown in FIG. 3.

本発明の目的は、これらの欠点を除き、インピーダンス
の高い信号源で駆動でき、電源回路とも分離することの
できるディジタル入力回路を提供することにある。
An object of the present invention is to eliminate these drawbacks and provide a digital input circuit that can be driven by a high impedance signal source and can be separated from a power supply circuit.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のディジタル入力回路の構成は、一対の相補型ト
ランジスタの各エミッタまたはソースが直列接続され、
これらトランジスタの一対のベースまたはゲートを入力
端子とし、これらトランジスタのコレクタまたはドレイ
ンがそれぞれ出力端子として負荷に接続されたことを特
徴とする。
The configuration of the digital input circuit of the present invention is such that each emitter or source of a pair of complementary transistors is connected in series,
The device is characterized in that the bases or gates of a pair of these transistors are used as input terminals, and the collectors or drains of these transistors are respectively connected to a load as output terminals.

〔実施例〕〔Example〕

次に、本発明のついて図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第1図は本発明の一実施例の回路図である。エミッタを
直列接続された一対の相補型トランジスQ3.Q2の各
々のベースを入力端子3.4としている。入力端子3.
4間に印加される信号電圧により、トランジスタQl、
Q2のコレクタ電流を制御する事が可能である。つまり
、ディジタル的には、トランジスタQ1.Q2のVBE
 (ベース・エミッタ間電圧)により、約1.4Vの閾
値により検出可能である。さらに入力端子3.4はベー
ス電流しか流れないから、インピーダンスの高い信号源
により、駆動可能で有り、また、トランジスタQs、Q
zのコレクタの出力インピーダンスが高く、入力の同相
信号に追従するため、結果として不感となる。
FIG. 1 is a circuit diagram of an embodiment of the present invention. A pair of complementary transistors Q3 whose emitters are connected in series. The base of each Q2 is used as an input terminal 3.4. Input terminal 3.
By the signal voltage applied between the transistors Ql and 4,
It is possible to control the collector current of Q2. That is, digitally, transistor Q1. Q2 VBE
(base-emitter voltage), it can be detected with a threshold of about 1.4V. Furthermore, since only the base current flows through the input terminal 3.4, it can be driven by a signal source with high impedance, and the transistors Qs and Q
Since the output impedance of the collector of z is high and follows the input in-phase signal, it becomes insensitive as a result.

第2図は第1図の具体例の回路図である。エミッタを直
列接続されたトランジスタQl、Q2のベースは、電流
制限用抵抗R,,R,を通して信号源Sに接続されてい
る。ここで、電流制限用抵抗R2、R,は低インピーダ
ンス信号源が大振幅で入力された場合の過剰電流を制限
するものである。ディジタル的に考えて、信号源Sの電
圧振幅が約1.4■を超えると、トランジスタ7.8は
オン状態となり、トランジスタQ!、Q2のコレクタ電
流は、負荷9であるカレントミラーソース側トランジス
タQ3と抵抗10(R1)とによって決定され、カレン
トミラー用トランジスタQS、Q4によって出力端子6
に出力される。
FIG. 2 is a circuit diagram of a specific example of FIG. 1. The bases of the transistors Ql and Q2, whose emitters are connected in series, are connected to the signal source S through current limiting resistors R,,R,. Here, the current limiting resistors R2, R, limit excessive current when a low impedance signal source is input with a large amplitude. Considering digitally, when the voltage amplitude of the signal source S exceeds approximately 1.4■, the transistor 7.8 is turned on and the transistor Q! , Q2 are determined by the current mirror source side transistor Q3, which is the load 9, and the resistor 10 (R1), and the collector current of the current mirror transistors QS and Q4 is determined by the output terminal 6.
is output to.

逆に、信号源Sが約1,4Vを割ると、トランジスタQ
1.Q2はオフ状態となり、コレクタ電流は流れなくな
り出力端子6にも出力されない6即ち、この回路は信号
源Sの電圧振幅のみに依存し、同相成分には存在しない
Conversely, when the signal source S drops below approximately 1.4V, the transistor Q
1. Q2 is in the OFF state, and the collector current no longer flows and is not output to the output terminal 6. In other words, this circuit depends only on the voltage amplitude of the signal source S, and there is no in-phase component.

なお、本実施例は、バイポーラトランジスタで説明した
が、相補型の電界効果トランジスタで置換えることもで
きる。
Although this embodiment has been described using bipolar transistors, they may be replaced with complementary field effect transistors.

〔発明の効果〕〔Effect of the invention〕

以上説明した様に本発明は、一対の相補型トランジスタ
のエミッタを直列接続し、各々ベースを差動の入力端子
とする事により、インピーダンスの高い信号源で十分駆
動でき、また、入力信号の同相成分を除去できるため、
この回路の電源と分離された回路と容易に接続できる効
果がある。
As explained above, the present invention connects the emitters of a pair of complementary transistors in series, and uses the bases of each as differential input terminals, so that it can be sufficiently driven by a signal source with high impedance, and the in-phase input signal can be Because components can be removed,
This has the advantage that it can be easily connected to a separate circuit from the power supply of this circuit.

この回路における相互コンダクトタンスGmは、トラン
ジスタQl、Q2の相互コンダクタンスが著しくgmで
あるとすれば、Gm〜gm/2となり、アナログ的に見
て増幅回路としても使用でき、上述の効果が得られる。
If the mutual conductance of transistors Ql and Q2 is significantly gm, the mutual conductance Gm in this circuit will be Gm~gm/2, and from an analog perspective, it can also be used as an amplifier circuit, and the above-mentioned effect can be obtained. .

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示す回路図、第2図は第1
図の具体例を示す回路図、第3図、第4図は従来の二側
の入力回路を示す回路図である。 1.2・・・電源端子、3.4・・・ディジタル入力端
子、5,6・・・出力端子、9,10・・・負荷、D。 D2・・・レベルシルト用ダイオード、■、・・・ダイ
オードバイアス用電流源、工2・・・差動回路用電流源
、Ql、Q2・・・直接接続されたトランジスタ、Q3
.Q4・・・カレントミラートランジスタ、Q5.Q6
・・・差動回路用トランジスタ、Q。 Q8・・・ダーリントン接続トランジスタ、R1・・・
抵抗、R2,R3・・・電流制限用抵抗、S・・・入力
信号源。
Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
3 and 4 are circuit diagrams showing a conventional two-side input circuit. 1.2...Power terminal, 3.4...Digital input terminal, 5,6...Output terminal, 9,10...Load, D. D2...Diode for level silt, ■,...Current source for diode bias, D2...Current source for differential circuit, Ql, Q2...Directly connected transistor, Q3
.. Q4...Current mirror transistor, Q5. Q6
...Transistor for differential circuit, Q. Q8... Darlington connection transistor, R1...
Resistor, R2, R3... Current limiting resistor, S... Input signal source.

Claims (1)

【特許請求の範囲】[Claims] 一対の相補型トランジスタの各エミッタまたはソースが
直列接続され、これらトランジスタの一対のベースまた
はゲートを入力端子とし、これらトランジスタのコレク
タまたはドレインがそれぞれ出力端子として負荷に接続
されたことを特徴とするディジタル入力回路。
A digital device characterized in that the emitters or sources of a pair of complementary transistors are connected in series, the bases or gates of the pair of transistors are used as input terminals, and the collectors or drains of these transistors are respectively connected as output terminals to a load. input circuit.
JP2227720A 1990-08-29 1990-08-29 Digital input circuit Pending JPH04109715A (en)

Priority Applications (1)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013246356A (en) * 2012-05-28 2013-12-09 Olympus Corp Microscope and sheet-like member

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