JPH06132535A - Film transistor and its manufacture - Google Patents

Film transistor and its manufacture

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JPH06132535A
JPH06132535A JP27709292A JP27709292A JPH06132535A JP H06132535 A JPH06132535 A JP H06132535A JP 27709292 A JP27709292 A JP 27709292A JP 27709292 A JP27709292 A JP 27709292A JP H06132535 A JPH06132535 A JP H06132535A
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electrode
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pattern
layer
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JP27709292A
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Mario Fuse
Taketo Hikiji
Masanori Hirota
マリオ 布施
匡紀 広田
丈人 曳地
Original Assignee
Fuji Xerox Co Ltd
富士ゼロックス株式会社
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Abstract

PURPOSE: To provide a film transistor and its manufacturing method which has a structure where pattern conversion difference can be utilized and shower doping can also be used for manufacture.
CONSTITUTION: An island-shaped electrode formation semiconductor layer 2 that includes an offset areas 2e and 2f present between a source electrode part 2s and drain electrode part 2d, and a channel area 2c that connects them, and a gate electrode 4 formed on the island-shaped electrode formation semiconductor layer 2 with a gate insulation film 3 in between are provided, to constitute a film transistor. The gate electrode 4 contains a lower side gate electrode 4a, formed of a semiconductor layer doped with impurities, and an upper side gate electrode 4b, formed of the material which is not etched when etching is performed for forming the lower side electrode 4a. This type of film transistor can be manufactured using the etching pattern whose etching characteristic does not degrade even when temperature rises in shower-doping.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、安価なガラス基板等の大面積の絶縁基板上に形成される薄膜トランジスタ及びその製造方法に関する。 The present invention relates to a thin film transistor and a manufacturing method thereof are formed on an insulating substrate having a large area, such as inexpensive glass substrate. このような技術は、大面積のアクティブマトリクス液晶ディスプレイ等に応用される。 Such techniques are applied to an active matrix liquid crystal display having a large area.

【0002】 [0002]

【従来の技術】アクティブマトリクス方式の液晶ディスプレイは、近年、周辺回路を内蔵しながら高画質化と大画面化の開発が急がれている。 The liquid crystal display of the Related Art An active matrix type, in recent years, while a built-in peripheral circuit is the development of high image quality and large screen has been hurry. この方式の液晶ディスプレイは、1つの画素に対して1つの薄膜トランジスタ(以下、TFTという。)が対応するように、ガラス基板等の透明絶縁基板上にTFTがマトリックス状に形成されている。 Liquid crystal displays of this type, one thin film transistor for one pixel (hereinafter,. As TFT) is to correspond, TFT on a transparent insulating substrate such as a glass substrate is formed in a matrix.

【0003】図18は、従来の薄膜トランジスタの説明図である。 [0003] Figure 18 is an explanatory view of a conventional thin film transistor. 図18において、絶縁基板01上には、島状の電極形成半導体層02が形成されている。 18, on the insulating substrate 01, island-shaped electrodes forming the semiconductor layer 02 is formed. poly−Si poly-Si
を用いて形成した島状の電極形成半導体層02は、ソース電極部02s、ドレイン電極部02d及びそれらを接続するチャネル領域02cから構成されている。 The island-shaped electrode forming a semiconductor layer 02 formed using the is composed of the channel region 02c which connects the source electrode portions 02S, the drain electrode portions 02d and them. 前記島状の電極形成半導体層02上にはゲート絶縁膜03が形成され、前記ゲート絶縁膜03上にはゲート電極04が形成されている。 The gate insulating film 03 is formed on the island-shaped electrode forming the semiconductor layer 02, on the gate insulating film 03 is the gate electrode 04 is formed. 前記ゲート電極04の上には層間絶縁膜05が形成され、層間絶縁膜05にはコンタクトホ−ル05s,05dが形成されている。 Wherein on the gate electrode 04 is formed the interlayer insulating film 05, contact holes in the interlayer insulating film 05 - Le 05 s, 05d is formed. 前記層間絶縁膜05上に形成されたAlの配線06,07は前記コンタクトホ−ル05s,05dを介して前記島状の電極形成半導体層02のソース電極部02s及びドレイン電極部02dに接続している。 Wire 06,07 of Al formed on the interlayer insulating film 05 is the contact hole - connected to Le 05 s, the source electrode portions 02s and the drain electrode portion 02d of the through 05d island-shaped electrode forming the semiconductor layer 02 ing. 前記配線06,07の上面は素子保護膜0 Upper surface of the wiring 06,07 the device protective film 0
8により被覆されている。 It is covered by 8. 前記薄膜トランジスタの従来の製造方法として、島状の電極形成半導体層形成用のシリコンアイランドにゲート絶縁膜03を堆積し、その上に形成したゲート電極04をマスクとして前記シリコンアイランドにイオンを注入して島状の電極形成半導体層02を形成する方法が用いられている。 As a conventional method for manufacturing the thin film transistor, depositing a gate insulating film 03 on the silicon island for the island-shaped electrode forming a semiconductor layer formed by implanting ions into the silicon island gate electrode 04 formed thereon as a mask a method of forming the island-shaped electrode forming the semiconductor layer 02 is used.

【0004】前記島状の電極形成半導体層02は、ソース電極部02s、ドレイン電極部02d及びそれらを接続するチャネル領域02cから構成されるが、前述のような薄膜トランジスタの製造方法によれば、島状の電極形成半導体層02は、前記ゲート電極04と重なる部分にチャネル領域02cが形成され、前記ゲート電極04と重なる部分の外側部分にソース電極部02s及びドレイン電極部02dが形成されている。 [0004] The island-shaped electrode forming the semiconductor layer 02, source electrode portion 02S, is composed of the drain electrode portion 02d and the channel region 02c connecting them, according to the manufacturing method of a thin film transistor as described above, the island Jo electrode forming the semiconductor layer 02, the channel region 02c is formed at a portion which overlaps with the gate electrode 04, the source electrode portions 02s and the drain electrode portion 02d in the outer part of a portion overlapping the gate electrode 04 is formed. このような薄膜トランジスタの製造方法は、島状の電極形成半導体層02のチャネル領域02cがゲート電極04のサイズに合わせて無駄の無い大きさに形成できるため、デバイスのサイズを小さくすることができ、デバイスの高密度化に利点があった。 The method for producing such a thin film transistor, a channel region 02c of the island-shaped electrode forming the semiconductor layer 02 can be formed without waste size according to the size of the gate electrode 04, it is possible to reduce the size of the device, there is an advantage in the density of the device.

【0005】アクティブマトリクス液晶ディスプレイ等に応用するため、TFTと共に周辺回路を内蔵するためにはTFTの電流駆動能力が必要となるので、キャリア移動度が高いpoly−Siをチャネル層とする前記poly− [0005] To apply the active matrix liquid crystal display or the like, to chip peripheral circuits with TFT since the current driving capability of the TFT is required, said to be a high carrier mobility poly-Si as a channel layer poly-
Si−TFTを用いることが必要である。 It is necessary to use a Si-TFT. ところで、液晶の駆動電圧を保持するためには、画素ごとに配置されるpoly−Si−TFTのオフ電流を低く抑えておかなければならないが、前記チャネル領域02cのドレイン接合部近傍の電界が大きくなるため、フィールドエンハンストエミッション(field-enhanced emission)によるリーク電流が大きくて、poly−Si−TFTのオフ電流が高いことが知られている。 Meanwhile, in order to hold the liquid crystal drive voltage, must be kept suppressed lower the off current of the poly-Si-TFT disposed for each pixel, the electric field near the drain junction of the channel region 02c is large becomes therefore, large leakage current due to field enhanced emission (field-enhanced emission), the off current of the poly-Si-TFT is known to be high. poly−Si−TFTのオフ電流が高いことの原因として、ゲート電極/ドレイン領域の電界によりドレイン近傍のトラップ準位に捕獲されていたキャリアが発生しリーク電流として測定されるからであると言われている(S.Madan et al,IEEE Tran As cause of off-state current of the poly-Si-TFT is high, is said to be because carrier that has been captured by the trap level in the vicinity of the drain by an electric field of the gate electrode / drain region is measured as the generated leakage current and that (S.Madan et al, IEEE Tran
s. s. ElectronDevices,Vol. ElectronDevices, Vol. ED-33,No. ED-33, No. 10,pp. 10, pp. 1518-1 1518-1
527,Oct. 527, Oct. 1986)。 1986).

【0006】前記オフ電流を低く抑えることができるpo [0006] po, which can be reduced to a low level the off-current
ly−Si−TFTとしては、図19に示す構造のものが考えられている。 The ly-Si-TFT, are considered having a structure shown in FIG. 19. 図19において前記図18に示す要素に対応する要素には同一の符号を付している。 It is denoted by the same reference numerals to elements corresponding to elements shown in FIG. 18 in FIG. 19. 図19において、上下方向から見て(平面図で見て)電極形成半導体層02のゲート電極04と重なる部分の外側部分には、前記ゲート電極04から離れた部分に不純物が加えられた前記ソース電極部02s及びドレイン電極部02d 19, the vertical as viewed from the direction (as viewed in plan view) in the outer portion of the portion which overlaps with the gate electrode 04 of the electrode forming the semiconductor layer 02, the source impurity is added to a portion distant from the gate electrode 04 electrode portions 02s and the drain electrode portion 02d
が形成され、前記ゲート電極04に近接した部分に不純物濃度の低いオフセット領域02e及び02fが形成されている。 There is formed a low offset region impurity concentration 02e and 02f are formed in a portion adjacent to the gate electrode 04. 前記オフセット領域02e,02fに不純物が導入されない場合、前記オフセット領域02e,02fはオフセットゲート領域と言われることがあり、この場合のTFTはオフセットゲート構造と言われている。 The offset region 02E, if the impurity 02F is not introduced, the offset region 02E, 02F is sometimes referred to as the offset gate region, TFT in this case is said to offset gate structure. また、 Also,
不純物濃度が低い場合、前記オフセット領域02fは不純物濃度の低いドレイン領域と言われることがあり、その場合のTFTはLDD(Lightly Doped Drain)構造のTFTと呼ばれている。 If the impurity concentration is low, the offset region 02f is sometimes referred to as low drain region impurity concentration, that when TFT is called TFT having an LDD (Lightly Doped Drain) structure.

【0007】前記LDD構造のTFTについては、(K. [0007] The TFT of the LDD structure, (K.
Tanaka et al,IEEE Electron Device Lett.,Vol. Tanaka et al, IEEE Electron Device Lett., Vol.
9,NO. 9, NO. 1,Jan. 1, Jan. 1988)に記載されている。 Described in 1988). LDD構造のTFTにおいて、オフ電流を低く抑えるために必要な、不純物濃度の低いドレイン領域は、少なくとも1. In TFT having an LDD structure, necessary to suppress the off current low, low drain region impurity concentration is at least 1.
0μm以上の寸法が必要である。 0μm more dimensions is required. 不純物濃度が低く、このように比較的に大きいドレイン領域を形成する方法として、poly−Siで形成したゲート電極を加工する際に、ホトリソグラフィによるレジストパターンとのパターン変換差を利用することが提案されている(特開昭5 Low impurity concentration, as a method for forming a relatively large drain region in this manner, when processing the gate electrode formed in poly-Si, proposed to use a pattern conversion difference between the resist pattern by photolithography are (JP-5
8−204570号公報参照)。 See JP-A-8-204570). すなわち、この特開昭58−204570号公報には、次の技術(A21)〜 That is, in the JP 58-204570 discloses the following technique (A21) ~
(A26)により、ソース電極部、ドレイン電極部、不純物を低濃度に注入されたオフセット領域、及びチャネル領域を有する電極形成半導体層を形成する方法(LDD The (A26), a source electrode portion, a drain electrode portion, the method of forming an electrode formation semiconductor layer having implanted offset region of low impurity concentration, and a channel region (LDD
構造のTFTを製造する方法)が記載されている。 Method for producing a TFT structure) is described. (A21)絶縁基板上に電極形成半導体層形成用のシリコンアイランド、及びこのシリコンアイランド上にゲート絶縁膜を形成する。 (A21) silicon islands for electrode formation semiconductor layer formed on an insulating substrate, and a gate insulating film is formed on the silicon island. (A22) 前記ゲート絶縁膜上に第1次ドーピング用マスクとしてのドーピング用ゲート電極パターンを形成する。 (A22) to form a doped gate electrode pattern as a first primary doping mask on the gate insulating film. (A23) 前記ドーピンク用ゲート電極パターン上にレジストパターンを残した状態で、それらをマスクにして第1次ドーピング工程により前記シリコンアイランドに不純物を注入する。 (A23) while leaving the resist pattern on the Dopinku gate electrode pattern, an impurity is implanted into the silicon island by primary doping step to them to mask. (A24) 前記レジストパターンを残した状態で、前記ドーピング用ゲート電極パターンをサイドエッチングしてゲート電極を形成する、 (A25) 前記ゲート電極上のレジストパターンを除去する。 (A24) while leaving the resist pattern to form the gate electrode of the doping for the gate electrode pattern by side etching, removing the resist pattern on the (A25) the gate electrode. (A26) 前記ゲート電極をマスクにして前記シリコンアイランドに不純物を注入する第2次ドーピング工程により、前記電極形成半導体層を形成する。 (A26) by the second doping process with the gate electrode as a mask to inject impurities into the silicon island to form the electrode formation semiconductor layer.

【0008】また、大画面化に伴い一辺が30cm以上のガラス基板に対しては、ドレイン領域への不純物打ちこみ方法として、LSI工程で使用されているイオン注入装置の適応は困難であり、ドーパントのイオン化後、 Further, with respect to the glass substrate side is more than 30cm with the larger screen, as an impurity implantation method to the drain region, the adaptation of an ion implantation apparatus used in the LSI process is difficult, the dopant after ionization,
質量分離を行わずに打ち込みを行うシャワードーピング法(S.Inoue,Proc.of IEDM 91,pp.555-558)が用いられてきている。 Shower doping method in which the implant without mass separation (S.Inoue, Proc.of IEDM 91, pp.555-558) have been used.

【発明が解決しようとする課題】しかし、前記シャワードーピングを行なう際のイオン化効率が悪いため、シャワードーピング工程の時間(イオン打ち込み時の時間) [SUMMARY OF THE INVENTION] However, the order ionization efficiency in performing the shower doping is poor, the shower doping process time (time during ion implantation)
が長くなり、イオンの打ち込み時に基板温度が上昇する。 Becomes longer, the substrate temperature is raised at the time of implantation of ions. このため、前記特開昭58−204570号公報に示される方法では、シャワードーピング工程でレジストマスクが炭化してそれを剥離することができなくなる。 Therefore, in the method shown in JP-A Sho 58-204570, it is impossible to peel it to resist mask is carbonized in shower doping process.
したがって、前記公報に記載されたパターン変換差を利用した方法では、シャワードーピングを使用することができないことが判明してきた。 Therefore, in the method using the pattern conversion difference described in the publication, it is not possible to use the shower doping have been found.

【0009】本発明は、前記事情に鑑み、下記(A11) [0009] In view of the above circumstances, the following (A11)
の記載内容を課題とする。 The description of a challenge. (A31) パターン変換差を利用し、且つ、シャワードーピングを使用して製造できる構造の薄膜トランジスタ及びその製造方法を提供すること。 (A31) using the pattern conversion difference, and, to provide a thin film transistor structure and methods for their preparation which can be prepared using shower doping.

【0010】 [0010]

【課題を解決するための手段】次に、前記課題を解決するために案出した本発明を説明するが、本発明の要素には、後述の実施例の要素との対応を容易にするため、実施例の要素の符号をカッコで囲んだものを付記している。 Then SUMMARY OF THE INVENTION The present invention is described which is made to solve the above problems, the element of the present invention, in order to facilitate the correspondence between the elements of the examples below , it is appended to the reference numerals of the elements of the embodiment as in parentheses. なお、本発明を後述の実施例の符号と対応させて説明する理由は、本発明の理解を容易にするためであり、 The reason will be described with the present invention in correspondence with the sign of the examples below is for the purpose of facilitating the understanding of the present invention,
本発明の範囲を実施例に限定するためではない。 But not to limit the scope of the present invention in the Examples. 前記課題を解決するために、本出願の第1発明の薄膜トランジスタは、ソース電極部(2s)、ドレイン電極部(2d) In order to solve the above problems, TFT of the first invention of the present application, the source electrode portions (2s), the drain electrode portions (2d)
及びそれらを接続するチャネル領域(2c)から構成された島状の電極形成半導体層(2)と、この島状の電極形成半導体層(2)の上にゲート絶縁膜(3)を介して形成されたゲート電極(4)とを備えた薄膜トランジスタにおいて、下記の要件(A1),(A2)を備えたことを特徴とする、(A1) 前記ゲート電極(4)は、不純物が加えられた半導体層により形成された下側ゲート電極(4a)とこの下側ゲート電極(4a)を形成するためのエッチングではエッチングされない材料により形成された上側ゲート電極(4b)とを有すること、(A2) And forming over the island-shaped electrode forming a semiconductor layer composed of a channel region connecting them (2c) and (2), a gate insulating film (3) on top of the island-shaped electrode forming the semiconductor layer (2) in thin film transistor comprising a gate electrode (4) that is, the following requirements (A1), characterized by comprising a (A2), (A1) the gate electrode (4), a semiconductor to which an impurity is added having an upper gate electrode formed of a material in the etching not etched to form a lower gate electrode formed (4a) and the lower gate electrode (4a) by a layer (4b), (A2)
前記電極形成半導体層(2)の前記ゲート電極(4) The gate electrode of the electrode forming the semiconductor layer (2) (4)
と重なる部分の外側部分には、前記ゲート電極(4)から離れた部分に不純物が加えられた前記ソース電極部(2s)及びドレイン電極部(2d)が形成され、前記ゲート電極(4)に近接した部分に不純物濃度が低いオフセット領域(2e,2f)が形成されたこと。 And the outer portion of the overlap, wherein the source electrode portion impurity is added to a portion distant from the gate electrode (4) (2s) and the drain electrode portion (2d) is formed on the gate electrode (4) impurity concentration contiguous portion is less offset region (2e, 2f) that are formed.

【0011】また、本出願の第2発明の薄膜トランジスタの製造方法は、ソース電極部(2s)、ドレイン電極部(2d)及びそれらを接続するチャネル領域(2c)から構成された島状の電極形成半導体層(2)と、この島状の電極形成半導体層(2)の上にゲート絶縁膜(3) [0011] The method of manufacturing a thin film transistor of the second invention of the present application, the source electrode portions (2s), the drain electrode portion (2d) and the island-shaped electrode formed made up of the channel region (2c) which connects them the semiconductor layer (2), a gate insulating film on the island-shaped electrode forming the semiconductor layer (2) (3)
を介して形成されたゲート電極(4)とを備え、前記電極形成半導体層には、前記ゲート電極と重なる部分の外側部分に不純物が加えられた前記ドレイン電極部(2 And a gate electrode (4) formed through, the said electrode formation semiconductor layer, the drain electrode portion impurities is applied to the outer part of a portion overlapping the gate electrode (2
d)が形成されており、このドレイン電極部(2d)の前記ゲート電極(4)に近接した領域に他の領域よりも不純物濃度が低いオフセット領域(2e,2f)が形成された薄膜トランジスタを、下記の工程(A3)〜(A8)を用いて製造する薄膜トランジスタの製造方法において、 d) is formed, a thin film transistor in which the gate electrode (4) other regions impurity concentration lower than that of the offset region in a region close to (2e, 2f) is formed in the drain electrode portions (2d), in the method of manufacturing the thin film transistor manufactured using the following steps (A3) ~ (A8),
下記の要件(A9)〜(A11)を備えたことを特徴とする、(A3) 絶縁基板(1)上に島状の電極形成半導体層(2)形成用のシリコンアイランド(2′)を形成する工程、すなわちシリコンアイランド形成工程、(A Characterized by comprising the following requirements (A9) ~ (A11), forming the (A3) island-shaped electrode forming a semiconductor layer on an insulating substrate (1) (2) silicon island for forming (2 ') a step of, i.e. silicon island forming step, (A
4) 前記シリコンアイランド(2′)上にゲート絶縁膜(3)を形成する工程、すなわちゲート絶縁膜形成工程、(A5) 前記ゲート絶縁膜(3)上に第1次シャワードーピング用マスクとしてのドーピング用ゲート電極パターン(4p)を形成する工程、すなわちドーピング用ゲート電極パターン形成工程、(A6) 前記ドーピンク用ゲート電極パターン(4p)をマスクにして前記シリコンアイランド(2′)に不純物を注入する第1 4) the step of forming the silicon island (2 ') a gate insulating on the membrane (3), that is, the gate insulating film formation step, as the primary shower doping mask on (A5) the gate insulating film (3) forming a doped gate electrode pattern (4p), namely doping the gate electrode pattern forming step, impurities are implanted into the (A6) the Dopinku gate electrode pattern (4p) the silicon island as a mask (2 ') first
次シャワードーピング工程、(A7) 前記ドーピング用ゲート電極パターン(4p)をエッチングしてゲート電極(4)を形成するゲート電極形成工程、(A8) Next shower doping process, (A7) a gate electrode forming step of forming a gate electrode (4) the doping for the gate electrode pattern (4p) is etched, (A8)
前記ゲート電極(4)をマスクにして前記シリコンアイランド(2′)に不純物を注入する第2次シャワードーピング工程により前記電極形成半導体層(2)を形成する工程、すなわち電極形成半導体層形成工程、(A9) The step of forming the electrode formation semiconductor layer (2) by a second-order shower doping step in which the gate electrode (4) as a mask to inject impurities into the silicon island (2 '), i.e. the electrode forming the semiconductor layer forming step, (A9)
前記工程(A5)は、前記ゲート絶縁膜(3)上に、 It said step (A5) is on the gate insulating layer (3),
不純物が加えられた半導体層により形成された下側ゲート電極形成用層(4a′)と、下側ゲート電極(4a)を形成するための下側ゲート電極形成用層(4a′)のエッチングではエッチングされない材料により形成された上側ゲート電極形成用層(4b′)と、前記第1次シャワードーピング時の温度上昇によってエッチング特性の劣化しないゲート電極パタ−ン用層(9′)を順次形成する積層工程と、その後、前記ゲート電極パタ−ン用層(9′)の上にレジスト層(10′)を形成してからホトリソエッチングにより、前記レジスト層(10′)がパターニングされたレジストパターン(10)、前記ゲート電極パタ−ン用層(9′)がパターニングされたパターン用層のパターン(9)、及び前記各電極形成用層(4a′)(4b′)が Impurities lower gate electrode forming layer formed by a semiconductor layer made (4a ') by etching with, lower gate electrode (4a) below the gate electrode formation layer for forming a (4a') is upper gate electrode forming layer formed of a material that is not etched 'and the gate electrode pattern does not deteriorate the etching characteristics due to temperature rise during the primary shower doping - down for layer (9 (4b)' formed sequentially) and laminating step, then, the gate electrode pattern - by photolithoetching after forming a '(resist layer 10) on top of the layer for emission (9)', a resist pattern in which the resist layer (10 ') is patterned (10), the gate electrode patterns - layer down (9 ') is patterned pattern layer pattern (9), and each electrode forming layer (4a') (4b ') is ターニングされたドーピング用電極パターン(4p)を形成する工程と、を有すること、(A10) 前記第1次シャワードーピング工程(A Having a step of forming a turning has been doped electrode pattern (4p), a, (A10) the primary shower doping process (A
6)は、前記工程(A5)で形成したレジストパターン(10)を除去し且つ前記パタ−ン用層のパターン(9)を残した状態で行うこと、(A11) 前記ゲート電極形成工程(A7)は、前記工程(A5)で形成したパターン用層のパターン(9)を残した状態で、前記ドーピング用ゲート電極パターン(4p)の下側ゲート電極形成用層(4a′)をサイドエッチングすることにより下側ゲート電極(4a)を形成する工程、及びその後、 6), the step (A5) removing the resist pattern (10) formed in and and the pattern - be carried out leaving a pattern (9) of the emissions for layer, (A11) the gate electrode formation step (A7 ) is leaving a pattern (9) of the pattern layer formed in the step (A5), to side etching lower gate electrode forming layer (4a ') of the doping for the gate electrode pattern (4p) forming a lower gate electrode (4a) by, and then,
前記パターン用層のパターン(9)をマスクとして前記ドーピング用ゲート電極パターン(4p)の前記上側ゲート電極形成用層(4b′)をエッチングすることにより上側ゲート電極(4b)を形成する工程、を有すること。 The process of forming the upper gate electrode (4b) by the etching the upper gate electrode forming layer (4b ') of the doping for the gate electrode pattern a pattern (9) of said pattern layer as a mask (4p) that it has.

【0012】 [0012]

【作用】前述の構成を備えた本出願の第1発明の薄膜トランジスタは、ゲート電極(4)が、不純物が加えられた半導体層により形成された下側ゲート電極(4a)とこの下側ゲート電極(4a)を形成するためのエッチングではエッチングされない材料により形成された上側ゲート電極(4b)とを有している。 [Action] thin film transistor of the first invention of the present patent application having the aforementioned structure, the gate electrode (4) is, the lower gate electrode and the lower gate electrode formed by the semiconductor layer to which an impurity is added (4a) the etching for forming the (4a) and an upper gate electrode formed of a material that is not etched (4b). ゲート電極(4)がこのような構造を有する場合、ソース電極部(2s)、 When the gate electrode (4) has such a structure, the source electrode portions (2s),
ドレイン電極部(2d)及びそれらを接続するチャネル領域(2c)から構成された島状の電極形成半導体層(2)と、この島状の電極形成半導体層(2)の上にゲート絶縁膜(3)を介して形成された前記ゲート電極(4)と、を備えた薄膜トランジスタを製造する際、パターン変換差を利用し、且つ、シャワードーピングを使用する製造方法(第2発明の製造方法)を採用することができる。 Drain electrode portions (2d) and the island-shaped electrode forming a semiconductor layer composed of the channel region (2c) which connects them and (2), a gate insulating film on the island-shaped electrode forming the semiconductor layer (2) ( and the gate electrode formed through a 3) (4), when manufacturing the thin film transistor comprising a using pattern conversion difference, and method of using the shower doping (manufacturing method of the second invention) it can be adopted. そして、前記製造方法を採用することにより、前記電極形成半導体層の前記ゲート電極(4)と重なる部分の外側部分には、前記ゲート電極(4)から離れた部分に不純物が加えられた前記ソース電極部(2 Then, the by adopting the manufacturing method, the outer portion of said gate electrode (4) and the overlapped part of the electrode forming the semiconductor layer, the source impurity is added to a portion distant from the gate electrode (4) electrode portion (2
s)及びドレイン電極部(2d)が形成され、前記ゲート電極(4)に近接した部分に不純物濃度が低い均一な寸法のオフセット領域が形成された薄膜トラジスタを得ることができる。 s) and the drain electrode portion (2d) is formed, the impurity concentration in the portion close to the gate electrode (4) can be obtained a thin film Torajisuta offset region is formed of a low uniform dimensions. 均一な寸法のオフセット領域を持った薄膜トランジスタは、チャネル領域(2c)の前記ドレイン接合部近傍の電界が小さくなり、したがって、リ−ク電流が少なくなる。 A thin film transistor having an offset region of uniform dimensions, the electric field of the drain junction vicinity of the channel region (2c) is reduced, thus, re - leak current is reduced.

【0013】前述の構成を備えた本出願の第2発明の薄膜トランジスタの製造方法は、シリコンアイランド形成工程において、絶縁基板(1)上に島状の電極形成半導体層(2)形成用のシリコンアイランド(2′)を形成する。 [0013] method of manufacturing a thin film transistor of the second invention of the present patent application having the above-described configuration, in the silicon island forming process, silicon islands of the insulating substrate (1) Island-shaped electrode forming a semiconductor layer on the (2) for forming to form a (2 '). 次に、ゲート絶縁膜形成工程において、前記シリコンアイランド(2′)上にゲート絶縁膜(3)を形成する。 Next, the gate insulating film formation step, a gate insulating film (3) on the silicon island (2 '). 次に、ドーピング用ゲート電極パターン形成工程において、前記ゲート絶縁膜(3)上に、不純物が加えられた半導体層により形成された下側ゲート電極形成用層(4a′)と、下側ゲート電極(4a)を形成するための下側ゲート電極形成用層(4a′)のエッチングではエッチングされない材料により形成された上側ゲート電極形成用層(4b′)と、前記第1次シャワードーピング時の温度上昇によってエッチング特性の劣化しないゲート電極パタ−ン用層(9′)を順次形成する。 Next, the doping for the gate electrode pattern forming step, the gate insulating film (3) on the lower gate electrode forming layer formed by impurity is added semiconductor layer (4a '), the lower gate electrode lower gate electrode formation layer for forming a (4a) (4a ') upper gate electrode forming layer in the etching is formed of a material that is not etched (4b' and), the temperature at the time of the primary shower doping degraded not gate electrode pattern of the etching characteristics by increasing - layer for emission (9 ') is sequentially formed. その後、前記ゲート電極パタ−ン用層(9′)の上にレジスト層(10′)を形成してからホトリソエッチングにより、前記レジスト層(10′)がパターニングされたレジストパターン(10)、前記ゲート電極パタ−ン用層(9′)がパターニングされたパターン用層のパターン(9)、及び前記各電極形成用層(4a′)(4b′)がパターニングされたドーピング用電極パターン(4p) Thereafter, the gate electrode pattern - by photolithoetching after forming a '(resist layer 10) on top of the layer for emission (9)', a resist pattern (10) of the resist layer (10 ') is patterned, the gate electrode patterns - layer down (9 ') is patterned pattern layer pattern (9), and each electrode forming layer (4a') (4b ') is patterned doped electrode pattern (4p )
を形成する。 To form.

【0014】前記パターン用層のパターン(9)、及びドーピング用ゲート電極パターン(4p)は、次の第1 [0014] pattern of the pattern layer (9) and doping for the gate electrode pattern (4p), the first of the following
次シャワードーピング用マスクとして使用される。 It is used as the next shower doping mask. 次に第1次シャワードーピング工程において、前記レジストパターン(10)を除去し且つ前記パタ−ン用層のパターン(9)を残した状態で、前記ドーピンク用ゲート電極パターン(4p)をマスクにして前記シリコンアイランド(2′)に不純物を注入する。 Next, in the primary shower doping process, the resist pattern (10) removed and the pattern of - leaving a pattern (9) of the emissions for layers, and the Dopinku gate electrode pattern (4p) to mask implanting impurity into the silicon island (2 '). このとき、シリコンアイランド(2′)には、ソース電極部(2s)及びドレイン電極部(2d)に不純物が注入される。 At this time, the silicon island (2 '), the impurity is implanted into the source electrode portion (2s) and the drain electrode portion (2d).

【0015】次にゲート電極形成工程において、前記パターン用層のパターン(9)を残した状態で、前記ドーピング用ゲート電極パターン(4p)の下側ゲート電極形成用層(4a′)をサイドエッチングすることにより下側ゲート電極(4a)を形成する。 [0015] In the next step of forming a gate electrode, leaving a pattern (9) of said pattern layer, the lower gate electrode forming layer (4a ') side etching of the doped gate electrode pattern (4p) forming a lower gate electrode (4a) by. その後、前記パターン用層のパターン(9)をマスクとして前記ドーピング用ゲート電極パターン(4p)の前記上側ゲート電極形成用層(4b′)をエッチングすることにより上側ゲート電極(4b)を形成する。 Thereafter, a top gate electrode (4b) by the etching the upper gate electrode forming layer (4b ') of the doping for the gate electrode pattern a pattern (9) of said pattern layer as a mask (4p). このようにして、前記ドーピング用ゲート電極パターン(4p)をエッチングしてゲート電極(4)を形成する。 In this way, the doping for the gate electrode pattern (4p) etched to form the gate electrode (4). 次に電極形成半導体層形成工程において、前記ゲート電極(4)をマスクにして前記シリコンアイランド(2′)に不純物を注入する第2次シャワードーピング工程により前記電極形成半導体層(2)を形成する。 Next, in the electrode forming the semiconductor layer forming step, the electrode forming semiconductor layer (2) by a second-order shower doping step of implanting an impurity into the silicon island (2 ') and said gate electrode (4) as a mask . このとき、シリコンアイランドには、前記オフセット領域(2c)、ソース電極部(2 At this time, the silicon island, said offset region (2c), the source electrode portions (2
s)及びドレイン電極部(2d)に不純物が注入される。 Impurity is implanted into s) and the drain electrode portion (2d).

【0016】 [0016]

【実施例】図1は本発明の薄膜トランジスタの一実施例の構造説明図である。 DETAILED DESCRIPTION FIG. 1 is a structural explanatory view of an embodiment of a thin film transistor of the present invention. 図1において、絶縁基板1上には、poly-Si 材料製の島状の電極形成半導体層2が形成されている。 In Figure 1, on an insulating substrate 1, poly-Si material made of the island-shaped electrode forming the semiconductor layer 2 is formed. 前記島状の電極形成半導体層2は、左右の外側部に形成されたソース電極部2s、ドレイン電極部2d、それらの間に形成されたチャネル領域2c、及びチャネル領域2cと前記ソース電極部2s及びドレイン電極2dとの間に形成されたオフセット領域2e及び2fから構成されている。 The island-shaped electrode forming the semiconductor layer 2, the source electrode portion 2s formed on the outside portions of the left and right, the drain electrode portion 2d, formed therebetween the channel region 2c, and a channel region 2c the source electrode portions 2s and it is constructed from the offset region 2e and 2f formed between the drain electrode 2d. 前記ソース電極部2s、ドレイン電極部2d及び前記オフセット領域2e,2fには不純物(例えばリンP)が注入され(加えられ)ている。 The source electrode portions 2s, drain electrode portion 2d and the offset region 2e, 2f impurity (e.g. phosphorus P) is implanted into which (added). そして前記オフセット領域2e,2fに注入された不純物の濃度は、前記ソース電極2s,ドレイン電極部2dよりも低濃度に設定されている。 And the concentration of the offset region 2e, impurities implanted into 2f, the source electrode 2s, than the drain electrode portion 2d is set at a low concentration.

【0017】前記島状の電極形成半導体層2上にはゲート絶縁膜(SiO2膜)3が形成され、前記ゲート絶縁膜3上にはゲート電極4が形成されている。 [0017] The gate insulating film (SiO2 film) 3 is formed on the island-shaped electrode forming the semiconductor layer 2, on the gate insulating layer 3 is the gate electrode 4 is formed.

【0018】前記ゲート電極4は上下2層の電極からできている。 [0018] The gate electrode 4 is made of electrodes of the upper and lower layers. 即ち、ゲート電極4は、下側ゲート電極4a That is, the gate electrode 4, the lower gate electrode 4a
と上側ゲート電極4bとで構成されている。 It is composed of a upper gate electrode 4b. 下側ゲ−ト電極4aはリン、ボロン等の不純物が加えられたpoly− Lower gate - gate electrode 4a is phosphorus, impurities such as boron is added poly-
Si半導体層でできていて、その厚さは3000オングストロ−ムである。 And is made of Si semiconductor layer, the thickness thereof is 3000 Å - a beam. 上側ゲ−ト電極4b は、下側ゲート電極4aをパターニングするエッチング材料ではエッチングされない材料、例えば、プラチナでできていて、その膜厚は300オングストロ−ムである。 Upper gate - gate electrode 4b is made of a material not etched by the etching material to pattern the lower gate electrode 4a, for example, it is made of platinum and has a thickness 300 Å - a beam.

【0019】前記チャネル領域2cは、前記ゲ−ト電極4の位置を基準としてそのほぼ真下に位置している。 [0019] The channel region 2c, the gate - is located on the substantially directly below the position of the gate electrode 4 as reference. また、このチャネル領域2cと ドレイン電極部2dとの間、及び、チャネル領域2cとソ−ス電極部2sとの間に形成されたオフセット領域2e,2fは、電極形成半導体層2の前記ゲート電極と平面図で見て重なり合う部分の外側部に形成されている。 Further, between the channel region 2c and the drain electrode portion 2d, and the channel region 2c and source - offset region 2e formed between the source electrode portion 2s, 2f, the gate electrode of the electrode forming the semiconductor layer 2 It is formed on the outer portion of the overlapping portions in plan view and.

【0020】前記上側ゲート電極4bの上面には、層間絶縁膜5(SiO2)が形成されている。 [0020] upper surface of the upper gate electrode 4b, an interlayer insulating film 5 (SiO2) is formed. 前記層間絶縁膜5には前記ソース電極部2s及びドレイン電極部2dに連通するコンタクトホ−ル5s及び5dが形成されている。 Contact hole in the interlayer insulating film 5 communicating with the source electrode portions 2s and the drain electrode portion 2d - Le 5s and 5d are formed.
前記層間絶縁膜5上にはAl(アルミニウム)の電気配線6,7が設けられており、この電気配線6,7は、前記コンタクトホ−ル5s及び5dを介して前記ソース電極部2s及びドレイン電極部2dと図示外の電気回路とを接続している。 The interlayer insulating film on 5 is provided with a electric wire 6 of Al (aluminum), the electric wiring 6, the contact hole - the source electrode portions 2s and drain through the Le 5s and 5d and it connects the electrode portion 2d and the not shown electric circuit.

【0021】次に、前述の薄膜トランジスタの実施例の作用を説明する。 [0021] Next, the operation of the embodiment described above of the thin film transistor. 前述のように、前記ゲート電極4を下側ゲート電極4aと、この下側ゲート電極形成時のエッチングではエッチングされない材料の上側ゲート電極4 As described above, the a gate electrode 4 under the gate electrode 4a, the upper gate electrode 4 of the lower material which is not etched in the gate electrode formation during etching
bとで構成すると、後述の製造方法を採用することができる。 When composed is b, it is possible to adopt a manufacturing method described below. そして、前記オフセット領域2e,2fが均一な薄膜トランジスタを得ることができる。 Then, it is possible to the offset region 2e, 2f to obtain a uniform thin film transistor. この場合、前記チャネル領域2cのドレイン接合部近傍の電界が小さくなり、リーク電流が少なくなる。 In this case, the electric field near the drain junction of the channel region 2c is decreased, the leakage current decreases.

【0022】(前記図1に示す実施例のTFTの製造方法)次に、前述の構成を備えた薄膜トランジスタの実施例の製造方法を、図2〜図17により説明する。 [0022] (FIG method of manufacturing the TFT of the embodiment shown in 1) Next, a manufacturing method of an embodiment of a thin film transistor having the above-described construction will be described with reference to FIGS 17. 図2において、透明絶縁基板(石英基板)1上に、非晶質シリコン(以下、a−Siとも記載する)をLP(減圧)C In Figure 2, the transparent insulating substrate (quartz substrate) 1 on an amorphous silicon (hereinafter, a-Si also describes) the LP (vacuum) C
VD法で堆積する。 It is deposited in the VD method. a−Si膜の厚さは1000オングストロ−ムである。 The thickness of the a-Si film 1000 Å - a beam. このときの成膜温度は550°Cとする。 Deposition temperature at this time is the 550 ° C. このa−Si膜の全面にKrFエキシマレ−ザを照射する。 The a-Si film over the entire surface to KrF excimer - irradiating THE. その照射強度は450mJ/(1平方cm) The irradiation intensity of 450 mJ / (1 sq cm)
とする。 To. この照射により前記a−Si層は結晶化して多結晶シリコン(以下、poly−Siで表す)になる。 The a-Si layer is polycrystalline silicon is crystallized (hereinafter, represented by poly-Si) by the irradiation becomes. 次に、フォトリソグラフィ−法によりpoly−Si層をパタ−ニングして、図3に示すように、シリコンアイランド2′を形成する。 Then, photolithography - the poly-Si layer pattern by law - by training, as shown in FIG. 3, to form the silicon island 2 '.

【0023】次に、図4に示すように、シリコンアイランド2′を覆うように絶縁基板1上にSiO2を堆積しゲ−ト絶縁膜3を形成する。 Next, as shown in FIG. 4, deposited SiO2 on the insulating substrate 1 so as to cover the silicon island 2 'gate - to form the gate insulating film 3. このゲ−ト絶縁膜3の厚さは1000オングストロームである。 The gate - the thickness of the gate insulating film 3 is 1000 Å.

【0024】次に、 図5,6に示すように、上下2層の下側ゲ−ト電極形成用層4a′、上側ゲ−ト電極形成用層4b′を形成する。 Next, as shown in FIGS. 5 and 6, the lower gate of the upper and lower layers - gate electrode forming layer 4a ', the upper gate - gate electrode forming layer 4b' forms a. すなわちまず、前記ゲ−ト絶縁膜3の上面に、リン、ボロン等の不純物を加えたdoped- That is, first, the gate - the upper surface of the gate insulating film 3, phosphorous, impurities such as boron was added doped-
poly-Siで下側ゲ−ト電極形成用層4a′をLPCVD Lower gate in poly-Si - LPCVD a gate electrode forming layer 4a '
法で形成し、その厚さは3000オングストロームにする(図5参照)。 Formed by law, the thickness is 3000 Å (see FIG. 5). このときの成膜温度は580°C、ガス圧力は300mTorr、ガス流量は、SiH4:P The film forming temperature is 580 ° C at this time, the gas pressure is 300 mTorr, gas flow rate, SiH4: P
H3=100:20sccmである。 H3 = 100: a 20sccm. 次に、図6に示すように、下側ゲ−ト電極形成用層4a′の上に重ねて上側ゲ−ト電極形成用層4b′を着膜する。 Next, as shown in FIG. 6, the lower gate - to-deposit the - 'gate electrode forming layer 4b upper gate overlying the' gate electrode forming layer 4a. この上側ゲ− The upper gate -
ト電極形成用層4b′は、下側ゲ−ト電極形成用層4a′ Gate electrode forming layer 4b 'is lower gate - gate electrode forming layer 4a'
をパターニングするエッチング材料ではエッチングされない材料、例えばプラチナを用いてこれをスパッタリング法により着膜して形成する。 Material in the etching material not etched for patterning, for example which is formed by film deposition by a sputtering method using a platinum. このときの着膜条件は、 Film deposition conditions at this time,
ガス圧力が10mTorr、プラズマパワーが2.0K Gas pressure is 10mTorr, plasma power is 2.0K
Wで、膜の厚さを300オングストロームとする。 In W, the thickness of the film 300 angstroms.

【0025】次に、図7に示すように、前記上側ゲ−ト電極形成用層4b′の上に、前記シリコンアイランド2′を形成したときと同じ前記LPCVD法により、ゲ−ト電極パタ−ン用層9′を5000オングストロームの厚さに着膜して形成する。 Next, as shown in FIG. 7, the upper gate - 'over, the silicon island 2' gate electrode forming layer 4b by the same the LPCVD method and when forming a gate - gate electrode pattern - to-deposit the emissions for layer 9 'to a thickness of 5000 angstroms formed. このゲ−ト電極パタ−ン用層9′には、例えば、リン、ボロン等の不純物を含まないpoly−Siが用いられている。 The gate - gate electrode patterns - for emission layer 9 'is, for example, phosphorus, poly-Si containing no impurities such as boron are used. このpoly−Siは、後述するシャワードーピング時の温度上昇によってはエッチング特性の劣化しない材料である。 The poly-Si, depending the temperature rise during shower doping to be described later is a material that does not deteriorate the etching characteristics.

【0026】次に、図8に示すように、ゲ−ト電極パタ−ン用層9′上にレジスト層を形成してから、ホトリソエッチングによりレジストパターン10を形成する。 Next, as shown in FIG. 8, gate - gate electrode pattern - after forming a resist layer on a down layer 9 ', to form a resist pattern 10 by photolithographic etching.

【0027】次に、上層より順にエッチングを行う。 [0027] Next, etching is performed in order from the upper layer. すなわちまず、ケミカルドライエッチング法(CDE法) That is, first, chemical dry etching (CDE) method
により、図9に示すように、ゲ−ト電極パタ−ン用層9′のエッチングを行ってパターン用層のパターン9を形成する。 Accordingly, as shown in FIG. 9, gate - gate electrode pattern - by etching of emissions for layer 9 'to form a pattern 9 of the pattern layer. このときの条件は、ガス流量をCF4:O2= Conditions at this time, the gas flow rate of CF4: O2 =
300:90sccm、ガス圧力を200mTorr、 300: 90 sccm, a gas pressure 200 mTorr,
プラズマパワーを400Wとする。 The plasma power to 400W.

【0028】次に、図10に示すように、王水を用いて上側ゲ−ト電極形成用層4b′をエッチングしドーピング用上側電極パターン4bpを形成する。 Next, as shown in FIG. 10, upper gate using aqua regia - a gate electrode forming layer 4b 'to form the upper electrode pattern 4bp for etching doped.

【0029】次に、図11に示すように、前記ゲ−ト電極パタ−ン用層9′をエッチングしたときと同じ方法、 Next, as shown in FIG. 11, the gate - gate electrode pattern - same way that the emissions for layer 9 'is etched,
同じ条件で、下側ゲ−ト電極形成用層4a′をエッチングしてドーピング用下側電極パターン4apを形成する。 In the same conditions, the lower gate - to form the lower for doping the gate electrode forming layer 4a 'is etched side electrode pattern 4ap.
このドーピング用下側電極パタ4ap及び前記ドーピング用上側電極パターン4bpからドーピング用電極パターン4pが形成されている。 Doping the electrode pattern 4p are formed from this doping for the lower electrode pattern 4ap and the doping for the upper electrode pattern 4 bp. この段階でレジストパターン1 Resist pattern 1 at this stage
0を除去する(図12参照)。 0 is removed (see FIG. 12).

【0030】次に、図12に示す状態、即ち、レジストパターン10を除去した状態で、ゲ−ト絶縁膜3を透過させてシリコンアイランド2′にリンを打ち込み注入する。 Next, the state shown in FIG. 12, i.e., in a state of removing the resist pattern 10, gate - gate insulating film 3 is transmitted through the implantation of phosphorus is implanted into the silicon island 2 'by. すなわち、第1次シャワードーピングを行う。 That is, the first-order shower doping. この第1次シャワードーピングは、1個当たり100KeV The first-order shower doping is, one per 100KeV
のエネルギーのリンイオンをシリコンアイランド2′に1平方cm当たり5×(10の15乗)個の割合で、前記パターン用層のパターン9及びドーピング用電極パターン4pをマスクにして不純物を注入することにより行う。 In (15 square of 10) number ratio of 1 square phosphorous ions into the silicon island 2 'cm per 5 × energy, by implanting impurities to a pattern 9 and doping electrode pattern 4p of the pattern layer as a mask do. このシャワードーピングにより、前記シリコンアイランド2′は、前記パターン用層のパターン9及びドーピング用電極パターン4pの真下の領域(ドーピング用電極パターン4pと平面図で見て重なり合う領域)の外側部に不純物が注入される。 The shower doping, the silicon island 2 ', impurities in the outer part of the region directly below the pattern 9 and doping electrode pattern 4p of the pattern layer (region overlapping as viewed in the electrode pattern 4p and a plan view for doping) It is injected. 前記シリコンアイランド2′の前記ドーピング用電極パターン4pと重なり合う領域が、前記チャネル電極部2c及びオフセット領域2 The overlapping regions and the doping electrode pattern 4p of the silicon island 2 ', the channel electrode portions 2c and the offset region 2
e,2fとなる部分であり、その両外側部分が前記ソ−ス電極部2s及びドレイン電極部2dとなる部分である。 e, a portion serving as the 2f, both outer portions thereof the source - a portion to be the source electrode portions 2s and the drain electrode portion 2d.

【0031】次に、前記CDE法により、前記パターン用層のパターン9及びドーピング用下側電極パターン4 Next, the by CDE, said pattern layer pattern 9 and the lower electrode pattern 4 for doping
apを同時にエッチングする。 At the same time etching the ap. このとき、前記パターン用層のパターン9が500オングストロームの厚さとなるまで、エッチングする。 At this time, until said pattern 9 of the pattern layer is a thickness of 500 angstroms, it is etched. このとき、ドーピング用下側電極パターン4apは、図13に示すように、ドーピング用上側ゲ−ト電極パターン4bpに比べて、アンダーサイドエッチングされ、下側ゲ−ト電極4aが形成される。 At this time, the lower electrode pattern 4ap for doping, as shown in FIG. 13, the doping for the upper gate - in comparison with the gate electrode pattern 4 bp, the under-side etching, the lower gate - gate electrode 4a is formed. このとき、前記パターン用層のパターン9及びドーピング用下側電極パターン4apは同材質で同時に略同じ量だけサイドエッチングされるので、平面図で見て略同じ形状(大きさ)となっている。 In this case, the pattern 9 and the doping for the lower electrode pattern 4ap of the pattern layer because it is only a side etching substantially the same amount at the same time in the same material, are substantially a same shape (size) as viewed in plan view.

【0032】次に、図14に示すように、ドーピング用上側ゲ−ト電極パターン4bpが下側ゲ−ト電極4aと同じ寸法となるように再度王水を用いてエッチングを行い、上側ゲ−ト電極4bを形成する。 [0032] Next, as shown in FIG. 14, the doping for the upper gate - gate electrode pattern 4bp the lower gate - etched again using aqua regia so as to have the same dimensions as the gate electrode 4a, the upper gate - forming a gate electrode 4b. 前記下側ゲート電極4a及び上側ゲート電極4bからゲート電極4が形成される。 A gate electrode 4 is formed from the lower gate electrode 4a and the upper gate electrode 4b.

【0033】次に、図15に示すように、少し残されていた前記500オングストロームの厚さのパターン用層のパターン9を除去する。 Next, as shown in FIG. 15, to remove the pattern 9 of the pattern layer of a thickness of the 500 Å was little left.

【0034】前記電極形成半導体層2を更に加工してL [0034] In further processing the electrode formation semiconductor layer 2 L
DD構造にするため、図16に示すように第2次シャワードーピングにより、前記ゲート電極4をマスクにして前記電極形成半導体層2にリンイオンを注入する。 For DD structure, by secondary shower doping as shown in FIG. 16, phosphorous ions are implanted into the electrode forming the semiconductor layer 2 and the gate electrode 4 as a mask. この注入は、1個当たり100KeVのエネルギーのリンイオンを用いる点では前記したソ−ス電極部2s及びドレイン電極部2dを形成する時と同じであるが、1平方c This implant in terms of using phosphorous ions of energy 100KeV per source mentioned above - is the same as when forming a source electrode portions 2s and the drain electrode portion 2d, 1 square c
m当たり3桁小さい5×(10の12乗)個の割合で打ち込む点で異なっている。 3 orders of magnitude less 5 × (10 12 squared) per m with the difference implanting in number ratio. この第2次シャワードーピングにより、前記シリコンアイランド2′の前記ゲート電極4と重なり合う領域にチャネル領域2cが形成され、 The secondary shower doping, the channel region 2c is formed in a region overlapping with the gate electrode 4 of the silicon island 2 ',
その外側部分にオフセット領域2e,2fが形成され、そのさらに外側部にソ−ス電極部2s及びドレイン電極部2dが形成される。 Offset region 2e in its outer portion, 2f are formed, source on the more outer part - scan electrode portions 2s and the drain electrode portion 2d are formed. 前記ソ−ス電極部2s及びドレイン電極部2dは第1次及び第2次シャワードーピングで不純物(リン)が注入されており、不純物濃度が高い。 The source - scan electrode portions 2s and the drain electrode portion 2d are implanted impurity (phosphorus) in the primary and secondary shower doping, higher impurity concentration. しかしながら、前記オフセット領域2e及び2fは第2次シャワードーピングのみにより不純物が注入されているので、不純物濃度が低い。 However, the since the offset region 2e and 2f are impurities injected by only the secondary shower doping, the impurity concentration is low.

【0035】前述のようにして打ち込んだドーパント(不純物)を活性化するため、550°Cの窒素雰囲気で、60時間の熱処理を施すか、あるいは、KrFエキシマレーザを300mJ/平方cmの強度で照射する。 [0035] To activate the dopants implanted in the manner described above (impurities), in a nitrogen atmosphere at 550 ° C, irradiation or heat treatment of 60 hours, or a KrF excimer laser at an intensity of 300 mJ / sq cm to.

【0036】次に、全面に厚さ7000オングストロ− [0036] Next, a thickness of 7000 Å on the entire surface -
ムのシリコン酸化膜を堆積して、図17に示すように、 By depositing a silicon oxide film of arm, as shown in FIG. 17,
層間絶縁膜5を形成する。 Forming an interlayer insulating film 5. 次に、層間絶縁膜5の上面から、この層間絶縁膜5及びゲ−ト絶縁膜3を貫通して Next, from the upper surface of the interlayer insulating film 5, the interlayer insulating film 5 and the gate - through the gate insulating film 3
ドレイン電極部2d及びソ−ス電極部2sに届くコンタクトホール5d、5sを開口する。 Drain electrode portion 2d and the source - reaching the source electrode portions 2s contact hole 5d, to open the 5s.

【0037】次に、全面にスパッタリング法でアルミニュウムを堆積し、パタ−ニングを行って、ドレイン電極部2d、ソ−ス電極部2sを図示していない電気回路に接続するための電気配線7,8(図1参照)を形成して、 Next, by depositing aluminum by sputtering on the entire surface, pattern - performing training, drain electrode portions 2d, source - electric wiring 7 for connection to an electrical circuit (not shown) the source electrode portion 2s, 8 to form a (see FIG. 1),
前述図1に示す実施例のTFTが製造される。 TFT of the embodiment shown in aforementioned Figure 1 is manufactured.

【0038】前述の薄膜トランジスタの製造方法の実施例1の作用を次に説明する。 [0038] Next will be described the operation of the embodiment 1 of the method of manufacturing the above-mentioned thin film transistor. 図12に示す工程、即ち、 Step shown in FIG. 12, i.e.,
シリコンアイランド2′に最初にリンイオンを打ち込む第1シャワードーピング工程では、シャワードーピング時に200°C以上になると200°Cでは炭化して後工程のエッチング工程で取り除くことができなくなるレジスト層10はマスク材として使用しておらず、このときにマスク材として用いているものは、シャワードーピング時の温度上昇によってエッチング特性の劣化しないパターン用層のパタ−ン9であるので、このパターン用層のパターン9は後工程のエッチング工程で容易に取り除ことができる。 In the first shower doping process first implanting phosphorous ions into the silicon island 2 ', resist layer 10 can not be removed by the etching process later step carbonizing become more 200 ° C when the 200 ° C during the shower doping mask material not without using as, what is used as a mask material at this time, the temperature rise during shower doping pattern of pattern layer does not deteriorate the etching characteristics - because it is down 9, the pattern layer pattern 9 It can and easily remove it etching process in a subsequent step.

【0039】また、図13に示す工程、即ち、ドーピング用下側電極パターン4apをエッチングする工程では、 Further, the process shown in FIG. 13, i.e., in the step of etching the lower electrode pattern 4ap for doping,
ドーピング用下側電極パターン4apより上方のドーピング用上側ゲ−ト電極パターン4bpは、ドーピング用下側電極パターン4apをパターニングするエッチング材料ではエッチングされない材料により形成されているので、 Doping the lower electrode pattern 4ap from above of doping the upper gate - gate electrode pattern 4bp is because it is formed of a material that is not etched by the etching material for patterning the lower electrode pattern 4ap for doping,
ドーピング用下側電極パターン4apのアンダ−サイドエッチングの量を任意に決定できる。 Under-doping for the lower electrode pattern 4ap - it can be arbitrarily determine the amount of side etching. このときのアンダ− Anda at this time -
サイドエッチング量は、パターン用層のパターン9の残部の残量に対応している。 Side etching corresponds to the remaining amount of the remainder of the pattern 9 in the pattern layer. このため、図16に示す工程、即ち、第2次シャワードーピング工程で形成される不純物濃度が低い領域すなわちオフセット領域2e,2f Therefore, the process shown in FIG. 16, i.e., secondary shower doping is low impurity concentration are formed in the process zone or offset regions 2e, 2f
の幅を任意の値に制御して定めることができる。 Width can be a determined controlled to any value. それゆえ、この幅を、オフ電流(リ−ク電流)を抑えるために必要な値、例えば1.0ミクロン以上の任意の値に均一に揃えることができる。 Therefore, the width, the off-current (Li - leakage current) required value to keep the can uniformly align it to any value above example 1.0 microns.

【0040】(変更例)以上、本発明による薄膜トランジスタの実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明を逸脱することなく、種々の設計変更を行うことが可能である。 [0040] (Modification) have been described in detail an embodiment of a thin film transistor according to the present invention, the invention is not the be construed as limited to the embodiments, without departing from the present invention described in the appended claims without, it is possible to perform various design changes. 例えば、前記オフセット領域2e,2fに不純物を注入してLDD構造の薄膜トランジスタとする代わりに、不純物を注入せずにオフセットゲート構造の薄膜トランジスタとすることが可能である。 For example, the offset region 2e, impurities are implanted in place of the thin film transistor of the LDD structure 2f, it may be a thin film transistor of the offset gate structure without implanting the impurity. また、上側ゲート電極4bの材料として、上記実施例1ではプラチナを用いたが、下側ゲート電極4aを形成するためのエッチングではエッチングされない種々の材料、例えば、 Further, as the material of the upper gate electrode 4b, but with platinum in the above Example 1, various materials not etched by etching for forming a lower gate electrode 4a, for example,
クロム、パラジウムも用いることが可能である。 Chromium, palladium can also be used.

【0041】 [0041]

【発明の効果】前述の構成を備えた本発明の薄膜トランジスタは、下記(A41)の効果を奏する。 [Effect of the Invention] The thin film transistor of the present invention having the above configuration, the following effects (A41). (A41) パターン変換差を利用し、且つ、シャワードーピングを使用して製造できる。 (A41) using the pattern conversion difference, and can be prepared using the shower doping. また、前述の本発明の薄膜トランジスタの製造方法は、下記(A42)の効果を奏する。 The manufacturing method of a thin film transistor of the invention described above, the following effects (A42). (A42) 第1次シャワ−ド−ピングを行う際に、このシャワ−ド−ピングによってはエッチング特性が劣化しないマスク材を用いているので、前記マスク材の後工程におけるエッチングが可能である。 When performing the ping, the shower - - (A42) primary shower - de de - Since the ping uses the mask material is etched properties do not deteriorate, it is possible to etch the process after the mask material. このため、シャワ− For this reason, the shower -
ド−ピング法を製造工程において用いることができる。 De - ping method can be used in the manufacturing process.
また、下側ゲ−ト電極を形成するためのエッチングを行うときにエッチングを受けない上層のドーピング用上側電極パターンを基準マスクとしてドーピング用下側電極パターンをアンダ−サイドエッチングするので、このアンダ−サイドエッチングの量を制御することにより、各TFTにおいてこの量を均一に揃えることができる。 The lower gate - a lower electrode pattern doped upper layer of the upper electrode for doping is not subject to etching as a reference mask under-when performing etching for forming the gate electrode - because side etching, this under-- by controlling the amount of side etching can be aligned this amount uniform in each TFT. このドーピング用下側電極パターンをアンダ−サイドエッチングして形成した下側ゲ−ト電極のパターン及びその上層の上側ゲート電極パターンををマスクとして前記電極形成半導体層に再度、不純物イオンを注入することにより、チャネル領域とドレイン電極部との間、及び、チャネル領域とソ−ス電極部との間に、均一なオフセット領域を設けることができる。 The under the doping lower electrode pattern - side etching to the lower gate is formed by - a gate electrode pattern and the electrode forming the semiconductor layer again an upper gate electrode pattern of the upper layer as a mask, implanting impurity ions Accordingly, between the channel region and the drain electrode portion, and the channel region and the source - between the source electrode portion, it can be provided a uniform offset region. その場合、前記チャネル領域の前記ドレイン接合部近傍の電界が小さくなって、リーク電流を減少させることができる。 In that case, the electric field of the drain junction vicinity of the channel region is decreased, thereby reducing the leakage current.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 図1は本発明の薄膜トランジスタの実施例1 Figure 1 is a first embodiment of the thin film transistor of the present invention
を示し、断面図である。 The shown cross-sectional views.

【図2】 図2は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 2 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図3】 図3は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 3 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図4】 図4は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 4 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図5】 図5は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 5 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図6】 図6は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 6 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図7】 図7は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 7 is an explanatory view showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図8】 図8は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 8 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図9】 図9は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 9 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図10】 図10は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 10 is an explanatory view showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図11】 図11は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 [11] Figure 11 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図12】 図12は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 12 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図13】 図13は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 13 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図14】 図14は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 14 is an explanatory view showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図15】 図15は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 15 is an explanatory view showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図16】 図16は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 16 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図17】 図17は同実施例1の薄膜トランジスタの製造方法を工程順に示す説明図で、断面図である。 Figure 17 is a diagram showing a method of manufacturing a thin film transistor the first embodiment in order of process, a cross-sectional view.

【図18】 図18は従来の薄膜トランジスタを示し、 Figure 18 shows a conventional thin film transistor,
断面図である。 It is a cross-sectional view.

【図19】 図19は従来のオフセット領域を有する薄膜トランジスタを示し、断面図である。 Figure 19 shows a thin film transistor having a conventional offset region, a cross-sectional view.

【符号の説明】 DESCRIPTION OF SYMBOLS

2…電極形成半導体層、2′…シリコンアイランド(po 2 ... electrode forming a semiconductor layer, 2 '... silicon islands (po
ly-Siアイランド)、2c…チャネル領域、2d…ドレイン電極部、2s…ソース電極部、2e、2f…オフセット領域、3…ゲート絶縁膜、4…ゲート電極、4a…下側ゲート電極、4a′…下側ゲート電極形成用層、4ap… ly-Si island), 2c ... channel region, 2d ... drain electrode portion, 2s ... source electrode portion, 2e, 2f ... offset region, 3 ... gate insulating film, 4 ... gate electrode, 4a ... lower gate electrode, 4a ' ... lower gate electrode forming layer, 4ap ...
ドーピング用下側ゲ−ト電極パターン、4b…上側ゲート電極、4b′…上側ゲート電極形成用層、4bp…ドーピング用上側ゲ−ト電極パターン、9…パターン用層のパターン、9′…ゲート電極パタ−ン用層、 Lower gate for doping - gate electrode pattern, 4b ... upper gate electrode, 4b '... upper gate electrode forming layer, 4 bp ... doping for the upper gate - gate electrode pattern, the pattern of 9 ... pattern layer, 9' ... gate electrode pattern - down for the layer,

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ソース電極部、ドレイン電極部及びそれらを接続するチャネル領域から構成された島状の電極形成半導体層と、この島状の電極形成半導体層の上にゲート絶縁膜を介して形成されたゲート電極とを備えた薄膜トランジスタにおいて、下記の要件(A1),(A2)を備えたことを特徴とする薄膜トランジスタ、 (A1) 前記ゲート電極は、不純物が加えられた半導体層により形成された下側ゲート電極とこの下側ゲート電極を形成するためのエッチングではエッチングされない材料により形成された上側ゲート電極とを有すること、 (A2) 前記電極形成半導体層の前記ゲート電極と重なる部分の外側部分には、前記ゲート電極から離れた部分に不純物が加えられた前記ソース電極部及びドレイン電極部が形成され、前記ゲート電 1. A source electrode portion, and the drain electrode portion and the island-shaped electrode forming a semiconductor layer composed of a channel region connecting them, formed via a gate insulating film on the island-shaped electrode forming the semiconductor layer in thin film transistor comprising a gate electrode, the following requirements (A1), thin film transistor comprising the (A2), (A1) the gate electrode is formed by a semiconductor layer to which an impurity has been added having an upper gate electrode in the etching is formed of a material that is not etched to form the lower gate electrode and the lower gate electrode, the outer portion of the portion overlapping with the gate electrode of (A2) the electrode formation semiconductor layer , said source electrode portions impurity is added, and the drain electrode portion is formed on a portion distant from the gate electrode, the gate electrode に近接した部分に不純物濃度が低いオフセット領域が形成されたこと。 The low offset region impurity concentration is formed on the proximate portion.
  2. 【請求項2】 ソース電極部、ドレイン電極部及びそれらを接続するチャネル領域から構成された島状の電極形成半導体層と、この島状の電極形成半導体層の上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記電極形成半導体層には、前記ゲート電極と重なる部分の外側部分に不純物が加えられた前記ドレイン電極部が形成されており、このドレイン電極部の前記ゲート電極に近接した領域に他の領域よりも不純物濃度が低いオフセット領域が形成された薄膜トランジスタを、下記の工程(A3)〜(A8)を用いて製造する薄膜トランジスタの製造方法において、下記の要件(A9)〜(A11)を備えたことを特徴とする薄膜トランジスタの製造方法、 (A3) 絶縁基板上に島状の電極形成半導体層形成用のシリコンアイランドを形 2. A source electrode portion, and the drain electrode portion and the island-shaped electrode forming a semiconductor layer composed of a channel region connecting them, formed via a gate insulating film on the island-shaped electrode forming the semiconductor layer and a is a gate electrode, the said electrode formation semiconductor layer, wherein the drain electrode portion impurities is applied to the outer portion of the portion which overlaps with the gate electrode is formed, the gate electrode of the drain electrode portion the low offset region impurity concentration than the other region in the proximity areas are formed thin film transistors, in the manufacturing method of a thin film transistor manufactured using the following steps (A3) ~ (A8), the following requirements (A9) ~ method of manufacturing a thin film transistor comprising the (A11), (A3) form the silicon island for the island-shaped electrode forming a semiconductor layer formed on an insulating substrate する工程、 (A4) 前記シリコンアイランド上にゲート絶縁膜を形成する工程、 (A5) 前記ゲート絶縁膜上に第1次シャワードーピング用マスクとしてのドーピング用ゲート電極パターンを形成する工程、 (A6) 前記ドーピンク用ゲート電極パターンをマスクにして前記シリコンアイランドに不純物を注入する第1次シャワードーピング工程、 (A7) 前記ドーピング用ゲート電極パターンをエッチングしてゲート電極を形成するゲート電極形成工程、 (A8) 前記ゲート電極をマスクにして前記シリコンアイランドに不純物を注入する第2次シャワードーピング工程により前記電極形成半導体層を形成する工程、 (A9) 前記工程(A5)は、前記ゲート絶縁膜上に、 To process, (A4) forming a gate insulating film on the silicon island, forming a doped gate electrode pattern as a first-order shower doping mask on the (A5) the gate insulating film, (A6) primary shower doping process, (A7) the gate electrode forming step of forming a gate electrode of the gate electrode pattern by etching doping implanting an impurity into the silicon island to the gate electrode pattern the Dopinku the mask, (A8 ) forming a secondary shower doping step the electrode forming semiconductor layers by implanting impurities using the gate electrode as a mask the silicon island, (A9) the step (A5) is on the gate insulating film,
    不純物が加えられた半導体層により形成された下側ゲート電極形成用層と、下側ゲート電極を形成するための下側ゲート電極形成用層のエッチングではエッチングされない材料により形成された上側ゲート電極形成用層と、 A lower gate electrode forming layer in which impurities are formed by the semiconductor layer is applied, the upper gate electrode formed which is formed of a material that is not etched by the etching of the lower gate electrode formation layer for forming a lower gate electrode and the use layer,
    前記第1次シャワードーピング時の温度上昇によってエッチング特性の劣化しないゲート電極パタ−ン用層を順次形成する積層工程と、その後、前記ゲート電極パタ− Degraded not gate electrode pattern of the etching characteristics due to temperature rise during the primary shower doping - a laminating step of sequentially forming a layer down, then, the gate electrode pattern -
    ン用層の上にレジスト層を形成してからホトリソエッチングにより前記各電極形成用層がパターニングされたドーピング用電極パターン、前記ゲート電極パタ−ン用層がパターニングされたパターン用層のパターン、及び前記レジスト層がパターニングされたレジストパターンを形成する工程、を有すること、 (A10) 前記第1次シャワードーピング工程(A6) Doping the electrode patterns each electrode forming layer is patterned by photolithographic etching after forming a resist layer on the emissions for layer, the gate electrode patterns - for emission layer is patterned pattern layer pattern, and further comprising the step, of forming a resist pattern in which the resist layer is patterned, (A10) the primary shower doping process (A6)
    は、前記工程(A5)で形成したレジストパターンを除去し且つ前記パタ−ン用層のパターンを残した状態で行うこと、 (A11) 前記ゲート電極形成工程(A7)は、前記工程(A5)で形成したパターン用層のパターンを残した状態で、前記ドーピング用ゲート電極パターンの下側ゲート電極形成用層をサイドエッチングすることにより下側ゲート電極を形成する工程、及びその後、前記パターン用層のパターンをマスクとして前記ドーピング用ゲート電極パターンの前記上側ゲート電極形成用層をエッチングすることにより上側ゲート電極を形成する工程、を有すること。 , The step (A5) removing the resist pattern formed by then and the pattern - be carried out while leaving a pattern of emissions for layer, (A11) the gate electrode forming step (A7), the step (A5) in a state that in leaving a pattern of the formed pattern layer, forming a lower gate electrode by side etching the lower gate electrode forming layer of the doping for the gate electrode pattern, and then layer the pattern forming an upper gate electrode by the pattern as a mask etching the upper gate electrode forming layer of the doping for the gate electrode pattern, to have.
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