JPH0613147B2 - ア−ク溶接装置 - Google Patents
ア−ク溶接装置Info
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- JPH0613147B2 JPH0613147B2 JP60107293A JP10729385A JPH0613147B2 JP H0613147 B2 JPH0613147 B2 JP H0613147B2 JP 60107293 A JP60107293 A JP 60107293A JP 10729385 A JP10729385 A JP 10729385A JP H0613147 B2 JPH0613147 B2 JP H0613147B2
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Description
【発明の詳細な説明】 この発明はアーク溶接装置，とくに溶接時に発生するス
パツタ量を低減できる溶接電流波形の制御に関するもの
である。
パツタ量を低減できる溶接電流波形の制御に関するもの
である。
第６図は従来の消耗電極式アーク溶接装置の一例を示す
ブロツク構成図であり，図において，(1)は溶接ワイヤ
で消耗電極，(2)は溶接ワイヤ(1)を収納したリール，
(3)は被溶接物（以下母材と記す。）(4)はワイヤ(1)を
送給するためのモータ，(5)はアーク，(6)は溶接トー
チ，(7)はパワー素子で構成された溶接電流供給部，(8)
は電圧検出器，(9)は電流検出器，(10)は目標電圧設定
部，(11)はローパスフイルター，(12)はパルス幅設定回
路，(13)はパルス周期設定回路，(14)は積分回路，(15)
は比較器，(16)は信号反転素子，(17)はベース電流設定
回路，(18)はパルス電流設定回路，(191)，(192)はアナ
ログスイツチング素子，(20)はパワー素子駆動回路，(2
1)は溶接電流の波形コントロールユニツトである。次に
動作について説明する。第７図は従来のアーク溶接装置
の各部における電圧及び電流の時間変化を示す波形図で
あり，第８図(A)(B)(C)は各々第７図のＡ点，Ｂ点及び
Ｃ点における溶滴移行状態を示す説明図である。まず，
パルス周期設定回路(13)でパルス周期(T)毎にＨ信号か
らＬ信号になるパルス信号VTを積分回路(14)に出力す
る。積分回路(14)ではパルス信号VTがＨ信号の時積分し
た信号をVSとして比較器(15)に出力し，また，パルス信
号VTがＬ信号の時積分している信号を零にリセットする
信号をVSとして比較器(15)に出力する。一方，電圧検出
器(8)で検出した溶接ワイヤ(1)と母材(3)間の電圧Ｖを
ローパスフイルター(11)で平均化した電圧Ｖと，目標電
圧設定部(10)で設定した電圧VOとをパルス幅設定回路(1
2)に入力することにより，パルス幅設定回路はパルス幅
(τP)設定電圧VτPを比較器(15)に出力する。
ブロツク構成図であり，図において，(1)は溶接ワイヤ
で消耗電極，(2)は溶接ワイヤ(1)を収納したリール，
(3)は被溶接物（以下母材と記す。）(4)はワイヤ(1)を
送給するためのモータ，(5)はアーク，(6)は溶接トー
チ，(7)はパワー素子で構成された溶接電流供給部，(8)
は電圧検出器，(9)は電流検出器，(10)は目標電圧設定
部，(11)はローパスフイルター，(12)はパルス幅設定回
路，(13)はパルス周期設定回路，(14)は積分回路，(15)
は比較器，(16)は信号反転素子，(17)はベース電流設定
回路，(18)はパルス電流設定回路，(191)，(192)はアナ
ログスイツチング素子，(20)はパワー素子駆動回路，(2
1)は溶接電流の波形コントロールユニツトである。次に
動作について説明する。第７図は従来のアーク溶接装置
の各部における電圧及び電流の時間変化を示す波形図で
あり，第８図(A)(B)(C)は各々第７図のＡ点，Ｂ点及び
Ｃ点における溶滴移行状態を示す説明図である。まず，
パルス周期設定回路(13)でパルス周期(T)毎にＨ信号か
らＬ信号になるパルス信号VTを積分回路(14)に出力す
る。積分回路(14)ではパルス信号VTがＨ信号の時積分し
た信号をVSとして比較器(15)に出力し，また，パルス信
号VTがＬ信号の時積分している信号を零にリセットする
信号をVSとして比較器(15)に出力する。一方，電圧検出
器(8)で検出した溶接ワイヤ(1)と母材(3)間の電圧Ｖを
ローパスフイルター(11)で平均化した電圧Ｖと，目標電
圧設定部(10)で設定した電圧VOとをパルス幅設定回路(1
2)に入力することにより，パルス幅設定回路はパルス幅
(τP)設定電圧VτPを比較器(15)に出力する。
上記積分した電圧VSと，パルス幅設定電圧VτPを比較器
(15)で比較することでパルス期間・ベース期間判定信号
VDを出力する。このパルス期間・ベース期間判定信号
（以下判定信号と称す）VDはアナログスイツチング素子
(192)のゲートと信号反転素子(16)に入力される。
(15)で比較することでパルス期間・ベース期間判定信号
VDを出力する。このパルス期間・ベース期間判定信号
（以下判定信号と称す）VDはアナログスイツチング素子
(192)のゲートと信号反転素子(16)に入力される。
信号反転素子(16)の出力ＶＪはアナログスイツチング素
子(191)のゲートに入力される。つまり，判定信号VDが
Ｈ信号ならばアナログスイツチング素子(192)がＯＮと
なり，(191)がOFFとなり，パルス電流設定回路(18)から
パルス電流IPを出力する。また，判定信号VDがＬ信号な
らばアナログスイツチング素子(191)がＯＮとなり，(19
2)がOFFとなりベース電流設定回路(17)からベース電流I
Bを出力する。このパルス電流IP，及びベース電流IBが
合成され，目標溶接電流波形IOとしてパワー素子駆動回
路(20)に入力される。このパワー素子駆動回路(20)で目
標溶接電流波形IOと電流検出器(9)から検出された電流
ｉとの比較が行なわれる。この比較によって，パワー素
子駆動回路(20)から溶接電流供給部(7)にON−OFF信号を
与える。溶接電流供給部(7)でパワー素子をON−OFF信号
に従つて駆動することで目標電流波形IOに沿つた電流ｉ
（破線）をワイヤ(1)に供給することによつてアーク(5)
が維持し，母材(3)が溶接される。
子(191)のゲートに入力される。つまり，判定信号VDが
Ｈ信号ならばアナログスイツチング素子(192)がＯＮと
なり，(191)がOFFとなり，パルス電流設定回路(18)から
パルス電流IPを出力する。また，判定信号VDがＬ信号な
らばアナログスイツチング素子(191)がＯＮとなり，(19
2)がOFFとなりベース電流設定回路(17)からベース電流I
Bを出力する。このパルス電流IP，及びベース電流IBが
合成され，目標溶接電流波形IOとしてパワー素子駆動回
路(20)に入力される。このパワー素子駆動回路(20)で目
標溶接電流波形IOと電流検出器(9)から検出された電流
ｉとの比較が行なわれる。この比較によって，パワー素
子駆動回路(20)から溶接電流供給部(7)にON−OFF信号を
与える。溶接電流供給部(7)でパワー素子をON−OFF信号
に従つて駆動することで目標電流波形IOに沿つた電流ｉ
（破線）をワイヤ(1)に供給することによつてアーク(5)
が維持し，母材(3)が溶接される。
従来のアーク溶接装置は以上のように構成されているの
で，ワイヤ(1)と母材(3)との距離，即ちアーク長が短か
い時，第８図(A)(B)に示すようにワイヤ(1)が母材(3)と
短絡し，短絡時間が長く続いた時次の周期のパルス電流
IPで溶滴(101)を強制的に焼き切つてアーク再生をする
ため第８図(c)に示すように，アーク再生部で多くの金
属蒸気(103)が発生し，その金属蒸気の蒸気圧によつて
溶融池及びワイヤ部に残つた溶滴がみだされ，多くのス
パツタ(102)が発生する等の問題点があつた。
で，ワイヤ(1)と母材(3)との距離，即ちアーク長が短か
い時，第８図(A)(B)に示すようにワイヤ(1)が母材(3)と
短絡し，短絡時間が長く続いた時次の周期のパルス電流
IPで溶滴(101)を強制的に焼き切つてアーク再生をする
ため第８図(c)に示すように，アーク再生部で多くの金
属蒸気(103)が発生し，その金属蒸気の蒸気圧によつて
溶融池及びワイヤ部に残つた溶滴がみだされ，多くのス
パツタ(102)が発生する等の問題点があつた。
この発明は上記のような問題点を解消するためになされ
たもので，例えばアーク長を短かく保持して短絡が生じ
てもアーク再生時に生じるスパツタを低減できる装置を
得ることを目的とする。
たもので，例えばアーク長を短かく保持して短絡が生じ
てもアーク再生時に生じるスパツタを低減できる装置を
得ることを目的とする。
この発明に係るアーク溶接装置は溶接ワイヤが被溶接物
と短絡したことを検出し，この短絡検出時点から所定時
間後に溶接電流をなすパルス電流より小さくかつ溶接電
流をなす第１ベース電流より大きい第２ベース電流を流
し，短絡解除時に，この第２ベース電流を切り，もとの
パルス電流又は第１ベース電流に戻すようにしたもので
ある。
と短絡したことを検出し，この短絡検出時点から所定時
間後に溶接電流をなすパルス電流より小さくかつ溶接電
流をなす第１ベース電流より大きい第２ベース電流を流
し，短絡解除時に，この第２ベース電流を切り，もとの
パルス電流又は第１ベース電流に戻すようにしたもので
ある。
この発明におけるアーク溶接装置は，短絡時から所定時
間後に第２ベース電流を流すことにより短絡時間を短か
くし，アーク再生時刻を早め，またアーク再生時の電流
値がパルス電流値IPより低く，かつアーク再生とともに
第２ベース電流からもとのベース電流もしくはパルス電
流に戻すことにより，アーク再生時のスパツタを低減さ
せる。また短縮後、所定時間経過してから第２ベース電
流を流すので、短絡部の接触面積が大きくなっていて急
熱によるスパッタ発生を防止する。
間後に第２ベース電流を流すことにより短絡時間を短か
くし，アーク再生時刻を早め，またアーク再生時の電流
値がパルス電流値IPより低く，かつアーク再生とともに
第２ベース電流からもとのベース電流もしくはパルス電
流に戻すことにより，アーク再生時のスパツタを低減さ
せる。また短縮後、所定時間経過してから第２ベース電
流を流すので、短絡部の接触面積が大きくなっていて急
熱によるスパッタ発生を防止する。
以下，この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるアーク溶接装置を示
すブロツク構成図，第２図はその動作を示す波形図であ
る。また，第３図はこの発明の一実施例に係る周期積分
指令回路を示すブロツク図である。
すブロツク構成図，第２図はその動作を示す波形図であ
る。また，第３図はこの発明の一実施例に係る周期積分
指令回路を示すブロツク図である。
図において，(141)は積分回路，(151)(152)は比較器，
(161)は信号反転素子，(193)はアナログスイツチチング
素子，(22)はアーク維持電圧設定部，(23)は遅延時間設
定部，(24)はAND回路素子，(25)は第２ベース電流設定
回路，(26)は周期積分指令回路，(27)，(28)はスイツチ
である。また，(261)，(267)，(268)は信号反転素子，
(262)はアナログスイツチング素子，(263)はＴフリツプ
・フロツプ，(264)，(270)はAND回路素子，(265)は微分
回路，(266)はバツフアー，(269)はＲＳフリツプ・フロ
ツプである。
(161)は信号反転素子，(193)はアナログスイツチチング
素子，(22)はアーク維持電圧設定部，(23)は遅延時間設
定部，(24)はAND回路素子，(25)は第２ベース電流設定
回路，(26)は周期積分指令回路，(27)，(28)はスイツチ
である。また，(261)，(267)，(268)は信号反転素子，
(262)はアナログスイツチング素子，(263)はＴフリツプ
・フロツプ，(264)，(270)はAND回路素子，(265)は微分
回路，(266)はバツフアー，(269)はＲＳフリツプ・フロ
ツプである。
溶接中に第２図のＶ波形で示すように短絡が生じると，
溶接電圧検出器(8)で検出された溶接電圧Ｖはアーク維
持電圧VC（例えば１０Ｖ）より低い短絡電圧となる。そ
のため，この実施例では溶接電圧Ｖをアーク維持電圧VC
と比較して短絡期間を検出し，その短絡時間に応じて，
第２ベース電流を流し，従来のベース電流期間及びパル
ス周期を補正するようにしたものである。
溶接電圧検出器(8)で検出された溶接電圧Ｖはアーク維
持電圧VC（例えば１０Ｖ）より低い短絡電圧となる。そ
のため，この実施例では溶接電圧Ｖをアーク維持電圧VC
と比較して短絡期間を検出し，その短絡時間に応じて，
第２ベース電流を流し，従来のベース電流期間及びパル
ス周期を補正するようにしたものである。
以下，この実施例の動作を第２図に従つて説明する。
電圧検出器(8)から検出した溶接電圧Ｖを比較器(151)に
入力する。一方，アーク維持電圧設定部(22)からアーク
維持電圧VCを比較器(151)に入力する。比較器(151)で，
溶接電圧Ｖとアーク維持電圧VCとを比較する。比較器(1
51)の出力信号VEは溶接電圧Ｖがアーク維持電圧VCより
低いときＨ信号を出力する。比較器(151)の出力信号VE
は積分回路(141)に入力される。比較器(151)の出力信号
VEがＨ信号の期間中，積分回路(141)の出力信号VFは積
分され，比較器(151)の出力信号VEがＬ信号ならば積分
回路(141)の出力信号VFは零にリセツトされる。この出
力信号VFは，比較器(152)に入力される。また，遅延時
間（τO）設定部(23)からの出力信号VQも比較器(152)に
入力される。比較器(152)の出力信号VHは短絡期間中で
かつ積分回路(141)の出力し信号VFが出力信号VQよりも
大きい場合にＨ信号を出力する。比較器(152)の出力信
号VHはアナログスイツチング素子(193)のゲートに，ま
た，信号反転素子(161)および周期積分指令回路(26)に
入力される。周期積分指令回路(26)は積分指令信号およ
び積分した信号を零にリセツトする指令信号として出力
信号VIを積分回路(14)に出力するとともに，パルス周期
設定回路(13)をリセツトし直す機能をもつた回路であ
る。つまり，周期積分指令回路(26)の出力信号VIがＨ信
号の間，積分回路(14)の出力信号VSは積分され，出力信
号VIがＬ信号になると積分された出力信号VSは零にリセ
ツトされ，出力信号VIのＬ信号によつて，パルス周期設
定回路(13)はリセツトし直される。周期積分指令回路(2
6)の出力信号VIは，短絡が生じない場合，もしくはベー
ス期間中で短絡が解除（アーク再生）するならば，パル
ス周期設定回路(13)からの出力信号VTと同じ信号を出力
し，パルス期間までアーク再生が行なわれない場合は，
出力信号VHの立ち下り時点でＬ信号を出力した後，出力
信号VTと同じ信号を出力する。第２図に示した２回の短
絡のうち左側のものはベース期間中にアークが再生され
た場合を示し、そして右側のものはパルス期までアーク
が再生されない場合を示す。右側の短絡において目標溶
接電流波形Ｉｏは、短絡解除時に理論的には第２図に示
したように、第２ベース電流ＩB2から極短時間第１ベー
ス電流ＩB1になってからパルス電流Ｉｐになっている
が、実際には溶接電流が流れる回路のケーブルにインダ
クタンスがあるため、このような高周波成分の電流は流
れず、溶接電流は第２ベース電流ＩB2からパルス電流Ｉ
ｐに戻る。第４図はこの発明の一実施例に係る周期積分
指令回路(26)の動作を示す波形図であり，Ｏ，Ｔ，Ｑ，
Ｐ，Q2は各点における波形を示す。第３図及び第４図よ
りこの周期積分指令回路の動作を説明すると，アナログ
スイッチング素子(262)は出力信号VTがＬ信号のときの
みONされ，出力信号VHをＴフリツプ・フロツプ(263)に
とりこむ。出力信号VTがＬ信号の時，出力信号VHがＬ信
号ならばＴフリツプ・フロツプの出力ＱはＬ信号であ
る。そのため、Ｒ−Ｓフリツプ・フロツプ(269)のリセ
ツト端子Ｒは信号反転素子(268)によつてＨ信号状態で
ある。その結果，Ｒ−Ｓフリツプ・フロツプ(269)の出
力は出力信号VTと同じ信号となる。つまり，第２図で解
るように，パルス周期Ｔで短絡が生じない場合，もしく
はパルス周期Ｔ未満で短絡が回復する場合にはフリツプ
・フロツプ(296)，(270)を介して周期積分指令回路(26)
の出力信号V1は出力信号VTと同一周期でＬ信号を出力す
る。
入力する。一方，アーク維持電圧設定部(22)からアーク
維持電圧VCを比較器(151)に入力する。比較器(151)で，
溶接電圧Ｖとアーク維持電圧VCとを比較する。比較器(1
51)の出力信号VEは溶接電圧Ｖがアーク維持電圧VCより
低いときＨ信号を出力する。比較器(151)の出力信号VE
は積分回路(141)に入力される。比較器(151)の出力信号
VEがＨ信号の期間中，積分回路(141)の出力信号VFは積
分され，比較器(151)の出力信号VEがＬ信号ならば積分
回路(141)の出力信号VFは零にリセツトされる。この出
力信号VFは，比較器(152)に入力される。また，遅延時
間（τO）設定部(23)からの出力信号VQも比較器(152)に
入力される。比較器(152)の出力信号VHは短絡期間中で
かつ積分回路(141)の出力し信号VFが出力信号VQよりも
大きい場合にＨ信号を出力する。比較器(152)の出力信
号VHはアナログスイツチング素子(193)のゲートに，ま
た，信号反転素子(161)および周期積分指令回路(26)に
入力される。周期積分指令回路(26)は積分指令信号およ
び積分した信号を零にリセツトする指令信号として出力
信号VIを積分回路(14)に出力するとともに，パルス周期
設定回路(13)をリセツトし直す機能をもつた回路であ
る。つまり，周期積分指令回路(26)の出力信号VIがＨ信
号の間，積分回路(14)の出力信号VSは積分され，出力信
号VIがＬ信号になると積分された出力信号VSは零にリセ
ツトされ，出力信号VIのＬ信号によつて，パルス周期設
定回路(13)はリセツトし直される。周期積分指令回路(2
6)の出力信号VIは，短絡が生じない場合，もしくはベー
ス期間中で短絡が解除（アーク再生）するならば，パル
ス周期設定回路(13)からの出力信号VTと同じ信号を出力
し，パルス期間までアーク再生が行なわれない場合は，
出力信号VHの立ち下り時点でＬ信号を出力した後，出力
信号VTと同じ信号を出力する。第２図に示した２回の短
絡のうち左側のものはベース期間中にアークが再生され
た場合を示し、そして右側のものはパルス期までアーク
が再生されない場合を示す。右側の短絡において目標溶
接電流波形Ｉｏは、短絡解除時に理論的には第２図に示
したように、第２ベース電流ＩB2から極短時間第１ベー
ス電流ＩB1になってからパルス電流Ｉｐになっている
が、実際には溶接電流が流れる回路のケーブルにインダ
クタンスがあるため、このような高周波成分の電流は流
れず、溶接電流は第２ベース電流ＩB2からパルス電流Ｉ
ｐに戻る。第４図はこの発明の一実施例に係る周期積分
指令回路(26)の動作を示す波形図であり，Ｏ，Ｔ，Ｑ，
Ｐ，Q2は各点における波形を示す。第３図及び第４図よ
りこの周期積分指令回路の動作を説明すると，アナログ
スイッチング素子(262)は出力信号VTがＬ信号のときの
みONされ，出力信号VHをＴフリツプ・フロツプ(263)に
とりこむ。出力信号VTがＬ信号の時，出力信号VHがＬ信
号ならばＴフリツプ・フロツプの出力ＱはＬ信号であ
る。そのため、Ｒ−Ｓフリツプ・フロツプ(269)のリセ
ツト端子Ｒは信号反転素子(268)によつてＨ信号状態で
ある。その結果，Ｒ−Ｓフリツプ・フロツプ(269)の出
力は出力信号VTと同じ信号となる。つまり，第２図で解
るように，パルス周期Ｔで短絡が生じない場合，もしく
はパルス周期Ｔ未満で短絡が回復する場合にはフリツプ
・フロツプ(296)，(270)を介して周期積分指令回路(26)
の出力信号V1は出力信号VTと同一周期でＬ信号を出力す
る。
一方，出力信号VTがＬ信号の時，出力信号VHがＨ信号な
らば，Ｔフリツプ・フロツプの出力Ｑは，後にＴにパル
スが入力されるまでＨ信号となる。出力信号ＱがＨ信号
ならば、Ｒ−Ｓフリツプ・フロツプ(269)の出力はＨ信
号の状態を保つ。つまり，パルス周期Ｔ以上で短絡が生
じている場合にはＲ−Ｓフリツプ・フロツプ(269)の出
力はＨ信号状態であるため，周期積分指令回路(26)の出
力信号VIはＰからの信号によつてＬ信号を出力する。ま
た，Ｑ信号は出力信号VHとAND回路(264)によつてANDが
とられ，AND回路(264)の出力は出力信号VHが立下がるま
でＨ信号となる。この信号を微分回路(265)に入力する
ことにより，微分回路(265)の出力Ｐの信号は(264)の出
力信号の立下りでパルス発生する。
らば，Ｔフリツプ・フロツプの出力Ｑは，後にＴにパル
スが入力されるまでＨ信号となる。出力信号ＱがＨ信号
ならば、Ｒ−Ｓフリツプ・フロツプ(269)の出力はＨ信
号の状態を保つ。つまり，パルス周期Ｔ以上で短絡が生
じている場合にはＲ−Ｓフリツプ・フロツプ(269)の出
力はＨ信号状態であるため，周期積分指令回路(26)の出
力信号VIはＰからの信号によつてＬ信号を出力する。ま
た，Ｑ信号は出力信号VHとAND回路(264)によつてANDが
とられ，AND回路(264)の出力は出力信号VHが立下がるま
でＨ信号となる。この信号を微分回路(265)に入力する
ことにより，微分回路(265)の出力Ｐの信号は(264)の出
力信号の立下りでパルス発生する。
図のようにＲ−Ｓフリツプ・フロツプ(269)からの出力
信号は前記バツフアー(266)からの出力信号と共にAND回
路(270)に入力され，出力信号VIとして周期積分指令回
路(26)より出てくる。出力信号VIは積分回路(14)に入力
され，積分回路(14)の出力信号VSとパルス幅設定電圧V
τPを比較器(15)で比較することでパルス期間・ベース
期間判定信号VDを出力する。この判定信号VDはアナログ
スイツチング素子(192)のゲートと信号反転素子(16)に
入力される。信号反転素子(16)の出力信号VJと出力信号
VHの反転信号とをAND回路素子(24)に入力してANDした信
号をVBとしてアナログスイツチング素子(191)のゲート
に入力している。アナログスイツチング素子(193)には
出力信号VHが入力される。
信号は前記バツフアー(266)からの出力信号と共にAND回
路(270)に入力され，出力信号VIとして周期積分指令回
路(26)より出てくる。出力信号VIは積分回路(14)に入力
され，積分回路(14)の出力信号VSとパルス幅設定電圧V
τPを比較器(15)で比較することでパルス期間・ベース
期間判定信号VDを出力する。この判定信号VDはアナログ
スイツチング素子(192)のゲートと信号反転素子(16)に
入力される。信号反転素子(16)の出力信号VJと出力信号
VHの反転信号とをAND回路素子(24)に入力してANDした信
号をVBとしてアナログスイツチング素子(191)のゲート
に入力している。アナログスイツチング素子(193)には
出力信号VHが入力される。
このように，アナログスイツチング素子(191)，(192)，
(193)のゲートにそれぞれ信号VB，判定信号VDおよび信
号VHを入力することにより，所定期間以上短絡している
場合出力信号VHがＨ信号となり，アナログスイツチング
素子(193)がONとなつて第２ベース電流設定回路(25)か
らパワー素子駆動回路に第２ベース電流IB2指令を行
う。短絡直後では溶接ワイヤと非溶接物の接触面積は小
さいが、ある時間経過すると接触面積が大きくなるた
め、接触部での急熱によるスパッタ発生が防止できる。
また，出力信号VDによつてパルス期間の指令をアナログ
スイツチング素子(192)に送り，アナログスイツチング
素子(192)をONにしてパルス電流設定回路(18)からパル
ス電流IP指令をパワー素子駆動回路(20)に送る。
(193)のゲートにそれぞれ信号VB，判定信号VDおよび信
号VHを入力することにより，所定期間以上短絡している
場合出力信号VHがＨ信号となり，アナログスイツチング
素子(193)がONとなつて第２ベース電流設定回路(25)か
らパワー素子駆動回路に第２ベース電流IB2指令を行
う。短絡直後では溶接ワイヤと非溶接物の接触面積は小
さいが、ある時間経過すると接触面積が大きくなるた
め、接触部での急熱によるスパッタ発生が防止できる。
また，出力信号VDによつてパルス期間の指令をアナログ
スイツチング素子(192)に送り，アナログスイツチング
素子(192)をONにしてパルス電流設定回路(18)からパル
ス電流IP指令をパワー素子駆動回路(20)に送る。
さらにVBからの信号によつてベース期間中でかつ所定期
間以上短絡していないとき，アナログスイツチング素子
(191)をONにして，第１べース電流設定回路(17)から第
１ベース電流IB1指令をパワー素子駆動回路(20)に送
る。
間以上短絡していないとき，アナログスイツチング素子
(191)をONにして，第１べース電流設定回路(17)から第
１ベース電流IB1指令をパワー素子駆動回路(20)に送
る。
なお，第２ベース電流の大きさはワイヤ送給速度の増大
とともに大きくし，シールドガスのCO2ガス混合比が大
きくなるに従つて大きくなるように切り換えスイツチ(2
7)で切り換える。さらに使用するワイヤ径の大きい程，
第２ベース電流IB2を大きくするように切り換えスイツ
チ(28)で切り換える。
とともに大きくし，シールドガスのCO2ガス混合比が大
きくなるに従つて大きくなるように切り換えスイツチ(2
7)で切り換える。さらに使用するワイヤ径の大きい程，
第２ベース電流IB2を大きくするように切り換えスイツ
チ(28)で切り換える。
なお，上記実施例では短絡期間の検出を溶接電圧Ｖとア
ーク維持電圧VCとの比較によつて行つたが，第５図に示
すようにアーク光検出器(29)でアーク光を検出し，この
信号を基準値と比較する短絡判定回路(30)に入力するこ
とで短絡もしくはアーク期間を検出するようにしても同
様の効果を奏する。
ーク維持電圧VCとの比較によつて行つたが，第５図に示
すようにアーク光検出器(29)でアーク光を検出し，この
信号を基準値と比較する短絡判定回路(30)に入力するこ
とで短絡もしくはアーク期間を検出するようにしても同
様の効果を奏する。
以上のように，この発明によればワイヤと母材とが短絡
した所定時間後にパルス電流より低くかつ第１ベース電
流より高い第２ベース電流を流し，短絡解除時に第２ベ
ース電流を切り，パルス電流もしくは第１ベース電流に
もどすようにしたので，短絡が生じてもアーク再生が早
くなり，アーク再生時の電流が低いため，アーク時に発
生する金属蒸気の圧力によつて生じるスパツタが少なく
なりまた短絡部の接触面積の大きくなってから第２ベー
ス電流が流れるので急熱によるスパッタ発生が防止さ
れ、例えば高速溶接も可能となる効果がある。
した所定時間後にパルス電流より低くかつ第１ベース電
流より高い第２ベース電流を流し，短絡解除時に第２ベ
ース電流を切り，パルス電流もしくは第１ベース電流に
もどすようにしたので，短絡が生じてもアーク再生が早
くなり，アーク再生時の電流が低いため，アーク時に発
生する金属蒸気の圧力によつて生じるスパツタが少なく
なりまた短絡部の接触面積の大きくなってから第２ベー
ス電流が流れるので急熱によるスパッタ発生が防止さ
れ、例えば高速溶接も可能となる効果がある。
第１図はこの発明の一実施例によるアーク溶接装置を示
すブロツク構成図，第２図はその動作を示す波形図，第
３図はこの発明の一実施例に係る周期積分指令回路を示
すブロツク図，第４図はその動作を示す波形図，第５図
はこの発明の他の実施例によるアーク溶接装置の一部分
を示す構成図，第６図は従来のアーク溶接装置を示すブ
ロツク構成図，第７図はその動作を示す波形図，及び第
８図は従来のアーク溶接装置における溶滴移行状態を示
す説明図である。 図において、(1)は溶接ワイヤ，(3)は被溶接物，(5)は
アーク，(7)は溶接電流供給部，(8)は電圧検出器，(10)
は目標電圧設定部，(11)はローパスフイルター，(12)は
パルス幅設定回路，(13)はパルス周期設定回路，(14)は
積分回路，(15)は比較器，(17)は第１ベース電流設定回
路，(18)はパルス電流設定回路，(20)はパワー素子駆動
回路，(22)はアーク維持電圧設定部，(23)は遅延時間設
定部，(25)は第２ベース電流設定回路，(26)は周期積分
指令回路，及び(29)は光検出器である。 なお，図中同一符号は同一又は相当部分を示す。
すブロツク構成図，第２図はその動作を示す波形図，第
３図はこの発明の一実施例に係る周期積分指令回路を示
すブロツク図，第４図はその動作を示す波形図，第５図
はこの発明の他の実施例によるアーク溶接装置の一部分
を示す構成図，第６図は従来のアーク溶接装置を示すブ
ロツク構成図，第７図はその動作を示す波形図，及び第
８図は従来のアーク溶接装置における溶滴移行状態を示
す説明図である。 図において、(1)は溶接ワイヤ，(3)は被溶接物，(5)は
アーク，(7)は溶接電流供給部，(8)は電圧検出器，(10)
は目標電圧設定部，(11)はローパスフイルター，(12)は
パルス幅設定回路，(13)はパルス周期設定回路，(14)は
積分回路，(15)は比較器，(17)は第１ベース電流設定回
路，(18)はパルス電流設定回路，(20)はパワー素子駆動
回路，(22)はアーク維持電圧設定部，(23)は遅延時間設
定部，(25)は第２ベース電流設定回路，(26)は周期積分
指令回路，及び(29)は光検出器である。 なお，図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 弘 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内 (72)発明者 水野 孝治 愛知県名古屋市東区矢田南５丁目１番14号 三菱電機株式会社名古屋製作所内 (72)発明者 殖栗 成夫 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社応用機器研究所内 (72)発明者 東田 賢史 愛知県豊田市元城町４丁目19―１ 三菱電 機株式会社中部支社豊田営業所内 (56)参考文献 特開 昭57−19165（ＪＰ，Ａ) 特開 昭57−19166（ＪＰ，Ａ) 特開 昭58−68474（ＪＰ，Ａ)
Claims (4)
- 【請求項１】被溶接物と溶接ワイヤとの間に、パルス電
流及び第１ベース電流を有する溶接電流を流してアーク
を発生させ、これにより溶接を行うものにおいて、上記
溶接ワイヤが上記被溶接物に短絡した時点から所定時間
後に上記パルス電流より低くかつ上記第１ベース電流よ
り高い電流値の第２ベース電流を流し、短絡解除時に上
記第２ベース電流を切り、上記パルス電流もしくは上記
第１ベース電流に戻すようにしたことを特徴とするアー
ク溶接装置。 - 【請求項２】溶接ワイヤと被溶接物との間の電圧を検出
し、この検出電圧がアーク維持値電圧以下の期間を短絡
期間とした特許請求の範囲第１項記載のアーク溶接装
置。 - 【請求項３】溶接ワイヤと被溶接物との間に生じるアー
ク光を検出する光検出器を設け、上記光検出器が上記ア
ーク光を検出していない期間を短絡期間とした特許請求
の範囲第１項又は第２項記載のアーク溶接装置。 - 【請求項４】第２ベース電流の電流値はシールドガス、
ワイヤ径、ワイヤ送給速度及び平均溶接電圧によって変
えられる特許請求の範囲第１項ないし第３項のいずれか
記載のアーク溶接装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107293A JPH0613147B2 (ja) | 1985-05-20 | 1985-05-20 | ア−ク溶接装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107293A JPH0613147B2 (ja) | 1985-05-20 | 1985-05-20 | ア−ク溶接装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61266180A JPS61266180A (ja) | 1986-11-25 |
| JPH0613147B2 true JPH0613147B2 (ja) | 1994-02-23 |
Family
ID=14455428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107293A Expired - Lifetime JPH0613147B2 (ja) | 1985-05-20 | 1985-05-20 | ア−ク溶接装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613147B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990009858A1 (en) * | 1989-02-27 | 1990-09-07 | Mitsubishi Denki Kabushiki Kaisha | Pulse welding apparatus |
| WO1990009857A1 (en) * | 1989-02-28 | 1990-09-07 | Mitsubishi Denki Kabushiki Kaisha | Pulse welding apparatus |
| US5406052A (en) * | 1989-02-28 | 1995-04-11 | Mitsubishi Denki Kabushiki Kaisha | Pulsed arc welding equipment |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5719165A (en) * | 1980-07-08 | 1982-02-01 | Mitsubishi Electric Corp | Pulse arc welding device |
| JPS5719166A (en) * | 1980-07-08 | 1982-02-01 | Mitsubishi Electric Corp | Pulse arc welding device |
| JPS5868474A (ja) * | 1981-10-20 | 1983-04-23 | Daihen Corp | パルスア−ク溶接用電源 |
-
1985
- 1985-05-20 JP JP60107293A patent/JPH0613147B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61266180A (ja) | 1986-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |