JPH06119278A - フロッピーディスクとのデータ転送方式 - Google Patents
フロッピーディスクとのデータ転送方式Info
- Publication number
- JPH06119278A JPH06119278A JP26884092A JP26884092A JPH06119278A JP H06119278 A JPH06119278 A JP H06119278A JP 26884092 A JP26884092 A JP 26884092A JP 26884092 A JP26884092 A JP 26884092A JP H06119278 A JPH06119278 A JP H06119278A
- Authority
- JP
- Japan
- Prior art keywords
- fdc
- cpu
- data
- drq
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 本発明はコンピューター（ＣＰU）とＦＤＣ
を介してＦＤＤとの間のデータ通信に関しプログラム転
送方式を提案するのもであり、ＤＭA回路などは必要と
せずシステム設計の複雑さを解消し同時にコスト低減を
図ったものである。 【構成】 ＣＰUと、ＦＤＣと、ＦＤＣのＤＲＱ信号を
ビット０にIＲＱ信号をビット１に他のビットを接地す
る３ステートのバッファーによって構成する。
を介してＦＤＤとの間のデータ通信に関しプログラム転
送方式を提案するのもであり、ＤＭA回路などは必要と
せずシステム設計の複雑さを解消し同時にコスト低減を
図ったものである。 【構成】 ＣＰUと、ＦＤＣと、ＦＤＣのＤＲＱ信号を
ビット０にIＲＱ信号をビット１に他のビットを接地す
る３ステートのバッファーによって構成する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピューター（ＣＰ
U）とＦＤＣを介してフロッピーディスクドライブ（以
後、FDDと記）との両者の間のデータ転送に係わる。
U）とＦＤＣを介してフロッピーディスクドライブ（以
後、FDDと記）との両者の間のデータ転送に係わる。
【０００２】
【従来の技術】CPUとFDCとの間で高速な転送レイトを必
要とする場合（例えば、３．５インチFDDの２Ｍモード
の転送レイトは５００Ｋビット／秒）、従来においては
DMA（ダイレクトメモリーアクセス）方式による転送が
行なわれており、回路が複雑になると同時にコスト高に
なってしまうという問題があった。
要とする場合（例えば、３．５インチFDDの２Ｍモード
の転送レイトは５００Ｋビット／秒）、従来においては
DMA（ダイレクトメモリーアクセス）方式による転送が
行なわれており、回路が複雑になると同時にコスト高に
なってしまうという問題があった。
【０００３】
【発明が解決しようとする課題】本発明は、データ転送
をプログラム方式とすることでDMA回路を省き、回路を
簡略化するとともにコスト高を解消することにある。
をプログラム方式とすることでDMA回路を省き、回路を
簡略化するとともにコスト高を解消することにある。
【０００４】
【課題を解決するための手段】本発明に係わるデータの
プログラム転送の特徴は、FDCのＤＲＱ信号をデータバ
スに乗せ、IRQ信号をDRQ信号よりMSB側のビット位置と
なるようデータバスに乗せて、他のビットは接地して０
となるような合計８ビットをデータバスに乗せてFDCの
状態判別に応じたデータ転送をプログラムで実行する事
にある。
プログラム転送の特徴は、FDCのＤＲＱ信号をデータバ
スに乗せ、IRQ信号をDRQ信号よりMSB側のビット位置と
なるようデータバスに乗せて、他のビットは接地して０
となるような合計８ビットをデータバスに乗せてFDCの
状態判別に応じたデータ転送をプログラムで実行する事
にある。
【０００５】
【実施例】本発明に係わる実施例を説明する前に、CPU
とFDCとの間のデータ転送に関する制約条件を述べてお
く。
とFDCとの間のデータ転送に関する制約条件を述べてお
く。
【０００６】FDCは、例えばウエスタンデジタル社のFD
１７９１、あるいはその相当品について述べる。
１７９１、あるいはその相当品について述べる。
【０００７】図３は、FDCのデータ転送に関する制約条
件をタイミングチャートで示している。
件をタイミングチャートで示している。
【０００８】まずは、FDCを介してFDDへのデータ記録す
る場合、すなわちデータ転送はCPUからFDCに向かって行
なわれる場合である。
る場合、すなわちデータ転送はCPUからFDCに向かって行
なわれる場合である。
【０００９】３０１はFDCの出力するDRQ信号であり、CP
Uはこの信号を読み取るとFDCに対しデータ出力を行なわ
なければならない。３０４のWE信号（ライトイネーブ
ル）は、CPUからFDCにデータが送られた事を示す。とこ
ろで、転送レイト５００Ｋビット／秒の場合、１バイト
は１６マイクロ秒ゆえ、DRQ信号から次のDRQ信号までの
時間Ｔ１は、１６マイクロ秒である。そしてDRQ信号か
らWE信号までの時間Ｔ３は、１１．５マイクロ秒以内と
いう制約条件がある。
Uはこの信号を読み取るとFDCに対しデータ出力を行なわ
なければならない。３０４のWE信号（ライトイネーブ
ル）は、CPUからFDCにデータが送られた事を示す。とこ
ろで、転送レイト５００Ｋビット／秒の場合、１バイト
は１６マイクロ秒ゆえ、DRQ信号から次のDRQ信号までの
時間Ｔ１は、１６マイクロ秒である。そしてDRQ信号か
らWE信号までの時間Ｔ３は、１１．５マイクロ秒以内と
いう制約条件がある。
【００１０】次に、FDCを介してFDDからのデータを読む
場合、すなわちCPUはFDCからデータを受け取る場合につ
いて述べる。
場合、すなわちCPUはFDCからデータを受け取る場合につ
いて述べる。
【００１１】Ｔ１は同じく１６マイクロ秒であり、DRQ
からＣＰUがデータをリードするRE（リードイネーブ
ル）信号３０３までの時間Ｔ２は、１３．５マイクロ秒
以内という制約条件がある。
からＣＰUがデータをリードするRE（リードイネーブ
ル）信号３０３までの時間Ｔ２は、１３．５マイクロ秒
以内という制約条件がある。
【００１２】そして、所定バイト数（例えば、５１２バ
イト）の転送が終了すると、３０２のIRQ信号がFDCより
出力されるのをＣＰUは検出して一連の動作を完了させ
なければならない。すなわち、CPUは、DRQおよびIRQの
両信号から状態を判別しながら、データを転送しCPUの
メモリーアドレスを更新するといった一連の仕事を上記
の制約条件の時間内に実行しなければならない。
イト）の転送が終了すると、３０２のIRQ信号がFDCより
出力されるのをＣＰUは検出して一連の動作を完了させ
なければならない。すなわち、CPUは、DRQおよびIRQの
両信号から状態を判別しながら、データを転送しCPUの
メモリーアドレスを更新するといった一連の仕事を上記
の制約条件の時間内に実行しなければならない。
【００１３】図１は、本実施例の回路ブロック図であ
る。
る。
【００１４】ＦＤＣ１０３のDRQ信号は、３ステートバ
ッファ１０２を介してＣＰU１０１のデータバスのビッ
ト０に接続しており、IRQ信号はそれよりMSB側であるビ
ット１に接続している。そして、ビット２からビット７
はグランドに接地している。
ッファ１０２を介してＣＰU１０１のデータバスのビッ
ト０に接続しており、IRQ信号はそれよりMSB側であるビ
ット１に接続している。そして、ビット２からビット７
はグランドに接地している。
【００１５】アドレスデコーダー１０５によりCPUは、
これらの情報を読み取れるようになっている。ＦＤＣ１
０３は、ＦＤＤ１０４に接続して制御する。
これらの情報を読み取れるようになっている。ＦＤＣ１
０３は、ＦＤＤ１０４に接続して制御する。
【００１６】図２は、CPUが読み取るこれら情報ビット
を整理した図である。
を整理した図である。
【００１７】すなわち、ビット０はDRQ信号、ビット１
はIRQ信号、他のビットはすべて０である。
はIRQ信号、他のビットはすべて０である。
【００１８】ここで、CPUに日本電気社のuPD７８０１３
あるいはその相当品を用いた場合の転送プログラムの一
例を表１、表２を参照しながら説明する。
あるいはその相当品を用いた場合の転送プログラムの一
例を表１、表２を参照しながら説明する。
【００１９】表１、表２のステート数とはCPUの実行ク
ロックサイクル数を表すものであり、CPUクロックが８M
ＨＺの時、ステート数１個につき実行時間は０．１２５
マイクロ秒である。
ロックサイクル数を表すものであり、CPUクロックが８M
ＨＺの時、ステート数１個につき実行時間は０．１２５
マイクロ秒である。
【００２０】
【表１】
【００２１】表１は、FDDの記録動作、すなわちCPUから
FDCへデータ転送が行なわれる場合である。
FDCへデータ転送が行なわれる場合である。
【００２２】１行、２行、３行目でレジスターの初期設
定を行なう。DEレジスターには記録すべきデータが格納
されているメモリーアドレスを、ＨＬレジスターには前
述のDRQやIRQを読み取るIOポートアドレスを、そしてＢ
レジスターには０１という定数をいれておく。４行目で
Aレジスターに０１をいれ、５行目のコンペア命令でAレ
ジスターの値とＨＬレジスターが示すところのデータの
値とを比較する。すなわち、０１という定数と、図２に
示したDRQやIRQの状態を読み取った値との大小比較を行
なうのである。
定を行なう。DEレジスターには記録すべきデータが格納
されているメモリーアドレスを、ＨＬレジスターには前
述のDRQやIRQを読み取るIOポートアドレスを、そしてＢ
レジスターには０１という定数をいれておく。４行目で
Aレジスターに０１をいれ、５行目のコンペア命令でAレ
ジスターの値とＨＬレジスターが示すところのデータの
値とを比較する。すなわち、０１という定数と、図２に
示したDRQやIRQの状態を読み取った値との大小比較を行
なうのである。
【００２３】もし、DRQ＝ＨでIRQ＝Ｌであるとすると、
読み取った値は０１ということになる。この値を定数０
１と比較すると同じ値であるため６行目のブランチ命令
で９行目にジャンプし記録動作にはいる。
読み取った値は０１ということになる。この値を定数０
１と比較すると同じ値であるため６行目のブランチ命令
で９行目にジャンプし記録動作にはいる。
【００２４】もし、ＤＲＱ＝ＬでIＲＱ＝Ｌであるとす
れば、読み取った値は００となり定数０１と比較すると
小さいため７行目のブランチ命令で再び５行目に戻る。
れば、読み取った値は００となり定数０１と比較すると
小さいため７行目のブランチ命令で再び５行目に戻る。
【００２５】もし、IＲＱ＝Ｈであるとすれば、ＤＲＱ
の如何に係わらず読み取った値は０２もしくは０３とな
り、いずれも定数０１より大であるため８行目のブラン
チ命令が実行され１３行目のENDにジャンプして一連の
動作を完了する。
の如何に係わらず読み取った値は０２もしくは０３とな
り、いずれも定数０１より大であるため８行目のブラン
チ命令が実行され１３行目のENDにジャンプして一連の
動作を完了する。
【００２６】このように、５行目のコンペア命令１つで
FDCの状態判別を見分けることができるのである。これ
は、ＤＲＱをビット０に接続しIＲＱをそれよりＭＳＢ
側のビット１に接続し、他のビットは接地した回路構成
によるものである。
FDCの状態判別を見分けることができるのである。これ
は、ＤＲＱをビット０に接続しIＲＱをそれよりＭＳＢ
側のビット１に接続し、他のビットは接地した回路構成
によるものである。
【００２７】９行目でメモリーの内容（データの値）を
Aレジスターにもってきて１０行目でＣＰUからＦＤＣに
対しデータを転送している。１０行目の（ＨＬ＋Ｃ）で
ＦＤＣのデータレジスターを指すようＣレジスターには
あらかじめオフセット値がセットされていているものと
する。
Aレジスターにもってきて１０行目でＣＰUからＦＤＣに
対しデータを転送している。１０行目の（ＨＬ＋Ｃ）で
ＦＤＣのデータレジスターを指すようＣレジスターには
あらかじめオフセット値がセットされていているものと
する。
【００２８】１１行目で、つぎのデータ転送にそなえメ
モリーアドレスを更新している。
モリーアドレスを更新している。
【００２９】では、ここで実行速度について考え、前述
の制約条件を満足することを吟味する。
の制約条件を満足することを吟味する。
【００３０】４行目から１２行目までのステート数を単
純に合計すると９２ステートである。ところが、ＤＲＱ
信号の状態によっては５行、６行、７行がループする場
合がある。そのため、最悪の場合全体のループ１サイク
ルのステート数は、５行、６行が２度行なわれ８行目を
除外してステートは１０２（＝９２＋１０＋１２ー１
２）となり、時間にして１２．７５マイクロ秒で前述の
１６マイクロ秒以内を満足している。次に、ＤＲＱ信号
からＣＰUがＦＤＣに対しデータ転送するまでのステー
ト数を考えてみる。５行、６行、７行、そして５行、６
行、９行、１０行の合計７８ステート（＝１０＋１２＋
１２＋１０＋１２＋８＋１４）となり、時間にすると
９．７５マイクロ秒であり、前述の制約条件１１．５マ
イクロ秒を満足している。
純に合計すると９２ステートである。ところが、ＤＲＱ
信号の状態によっては５行、６行、７行がループする場
合がある。そのため、最悪の場合全体のループ１サイク
ルのステート数は、５行、６行が２度行なわれ８行目を
除外してステートは１０２（＝９２＋１０＋１２ー１
２）となり、時間にして１２．７５マイクロ秒で前述の
１６マイクロ秒以内を満足している。次に、ＤＲＱ信号
からＣＰUがＦＤＣに対しデータ転送するまでのステー
ト数を考えてみる。５行、６行、７行、そして５行、６
行、９行、１０行の合計７８ステート（＝１０＋１２＋
１２＋１０＋１２＋８＋１４）となり、時間にすると
９．７５マイクロ秒であり、前述の制約条件１１．５マ
イクロ秒を満足している。
【００３１】以上で、ＣＰUからＦＤへのデータ転送に
ついて述べたが、次にＣＰUがＦＤＣからデータを受け
取る転送について述べる。
ついて述べたが、次にＣＰUがＦＤＣからデータを受け
取る転送について述べる。
【００３２】
【表２】
【００３３】表２は、FDDからの再生動作、すなわちCPU
がFDCからデータを受け取る転送の場合である。
がFDCからデータを受け取る転送の場合である。
【００３４】基本的には前述の記録動作の場合と同じで
あるので、相異点についてのみ述べる。９行目でＦＤＣ
からのデータ（ＦＤＤから再生したデータ）をＣＰUに
転送し１０行目でこのデータ（Aレジスターの値）をDE
レジスターが示すバッファーメモリーに格納する。これ
を、所定バイト数（例えば５１２バイト）繰り返して再
生動作が完了する。
あるので、相異点についてのみ述べる。９行目でＦＤＣ
からのデータ（ＦＤＤから再生したデータ）をＣＰUに
転送し１０行目でこのデータ（Aレジスターの値）をDE
レジスターが示すバッファーメモリーに格納する。これ
を、所定バイト数（例えば５１２バイト）繰り返して再
生動作が完了する。
【００３５】では、ここで実行時間について考えてみ
る。
る。
【００３６】４行目から１２行目までのステート数の単
純合計は９２ステートであり、前述の説明と同様に、最
悪の場合の全体ループ１サイクルのステート数は１０２
で時間にして１２．７５マイクロ秒であり１６マイクロ
秒以内の制約条件を満足する。次に、ＤＲＱ信号からＣ
ＰUがＦＤＣからのデータをリードするまでのステート
数は、５行、６行、７行そして５行、６行、９行の合計
７０ステート（＝１０＋１２＋１２＋１０＋１２＋１
４）となり時間にして８．７５秒であり１３．５マイク
ロ秒以内の制約条件を満足する。
純合計は９２ステートであり、前述の説明と同様に、最
悪の場合の全体ループ１サイクルのステート数は１０２
で時間にして１２．７５マイクロ秒であり１６マイクロ
秒以内の制約条件を満足する。次に、ＤＲＱ信号からＣ
ＰUがＦＤＣからのデータをリードするまでのステート
数は、５行、６行、７行そして５行、６行、９行の合計
７０ステート（＝１０＋１２＋１２＋１０＋１２＋１
４）となり時間にして８．７５秒であり１３．５マイク
ロ秒以内の制約条件を満足する。
【００３７】なお、再生する場合はディスクを回転させ
るスピンドルモーターの回転むら、回転周期の変動があ
るので１０％程度の余裕を見込んでおかなければならな
いが、前述の如く動作速度についてはそれ以上の十分な
余裕をもっている。
るスピンドルモーターの回転むら、回転周期の変動があ
るので１０％程度の余裕を見込んでおかなければならな
いが、前述の如く動作速度についてはそれ以上の十分な
余裕をもっている。
【００３８】
【発明の効果】本発明によるプログラム方式のデータ転
送を用いれば、たとえば５００Ｋビット／秒の高速転送
の場合でもDMA回路を必要とせず、ＣＰU外付の外部メモ
リーも必要としないので本実施例のようにＲOM、ＲAＭ
内蔵の１チップＣＰUの使用が可能であり、システム設
計の複雑さを解消し、同時にコスト低減が図れる。さら
に本発明を適応すれば、より低速度のＣＰUでも実用可
能でありＣＰU部品単体のコスト低減も期待できる。
送を用いれば、たとえば５００Ｋビット／秒の高速転送
の場合でもDMA回路を必要とせず、ＣＰU外付の外部メモ
リーも必要としないので本実施例のようにＲOM、ＲAＭ
内蔵の１チップＣＰUの使用が可能であり、システム設
計の複雑さを解消し、同時にコスト低減が図れる。さら
に本発明を適応すれば、より低速度のＣＰUでも実用可
能でありＣＰU部品単体のコスト低減も期待できる。
【図１】 本発明の一実施例のブロック図。
【図２】 CPUが読み取るＦＤＣの情報ビット図。
【図３】 ＦＤＣのデータ転送に関するタイミングチャ
ート。
ート。
１０１ ＣＰU １０２ ３ステートバッファー １０３ ＦＤＣ １０４ ＦＤＤ １０５ アドレスデコーダー回路
Claims (1)
- 【請求項１】フロッピーディスクコントロールIC（以
後、FDCと記）と中央制御IC（以後、CPUと記）との間で
データ転送を行なうに際し、前記FDCのデータ要求信号
（以後、DRQと記）を前記データバスに乗せ、なおかつ
前記FDCの割り込み要求信号（以後、IRQと記）を少なく
とも前記DRQ信号よりMSB側のビット位置となるよう前記
データバスに乗せ、そして他のビットは接地して０とな
るような合計８ビットを前記のデータバスに乗せること
により、前記のFDCの状態判別に応じたデータ転送をプ
ログラムにより実行とすることを特徴としたフロッピー
ディスクとのデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26884092A JPH06119278A (ja) | 1992-10-07 | 1992-10-07 | フロッピーディスクとのデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26884092A JPH06119278A (ja) | 1992-10-07 | 1992-10-07 | フロッピーディスクとのデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119278A true JPH06119278A (ja) | 1994-04-28 |
Family
ID=17463999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26884092A Pending JPH06119278A (ja) | 1992-10-07 | 1992-10-07 | フロッピーディスクとのデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119278A (ja) |
-
1992
- 1992-10-07 JP JP26884092A patent/JPH06119278A/ja active Pending
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