JPH06105923B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH06105923B2 JPH06105923B2 JP61186670A JP18667086A JPH06105923B2 JP H06105923 B2 JPH06105923 B2 JP H06105923B2 JP 61186670 A JP61186670 A JP 61186670A JP 18667086 A JP18667086 A JP 18667086A JP H06105923 B2 JPH06105923 B2 JP H06105923B2
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- transmission
- line
- control unit
- character
- reception
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信制御装置の仕様変更の対応手段に関す
る。
る。
本発明は、回線共通制御部で回線アダプタと上位装置と
の間の経路が設定される通信制御装置において、 回線共通制御部と回線アダプタとの間に先入れ先出しメ
モリを挿入することにより、 回線アダプタの仕様変更にかかわるハードウェアの変更
を最小限にとどめることができるようにしたものであ
る。
の間の経路が設定される通信制御装置において、 回線共通制御部と回線アダプタとの間に先入れ先出しメ
モリを挿入することにより、 回線アダプタの仕様変更にかかわるハードウェアの変更
を最小限にとどめることができるようにしたものであ
る。
この種の通信制御装置は、回線共通制御部が複数の回線
アダプタからの処理要求を順次スキャンし、処理要求が
あれば該当する回線アダプタに対し送信データの送出、
受信データの引取り、回線制御コマンドの送出および回
線状態レジスタの読出しなどを行い、複数の回線を一括
管理する。
アダプタからの処理要求を順次スキャンし、処理要求が
あれば該当する回線アダプタに対し送信データの送出、
受信データの引取り、回線制御コマンドの送出および回
線状態レジスタの読出しなどを行い、複数の回線を一括
管理する。
したがって高速の回線アダプタを実装した場合あるいは
回線アダプタを多数実装した場合は、その都度回線共通
制御部を設計し直して処理能力を増強するか、回線共通
制御部と回線アダプタを接続するバスのビット幅を広く
する必要があった。
回線アダプタを多数実装した場合は、その都度回線共通
制御部を設計し直して処理能力を増強するか、回線共通
制御部と回線アダプタを接続するバスのビット幅を広く
する必要があった。
本発明は、このような欠点を除去するもので、ハードウ
ェアの変更を最小限にとどめることのできる通信制御装
置を提供することを目的とする。
ェアの変更を最小限にとどめることのできる通信制御装
置を提供することを目的とする。
本発明は、複数の通信回路のそれぞれに接続された回線
アダプタと、上位装置とこの回線アダプタとの間の経路
を設定する回線共通制御部とを備えた通信制御装置にお
いて、上記回線共通制御部と上記回線アダプタとの間の
送信経路に挿入された先入れ先出しメモリである第一の
メモリと、上記回線共通制御部と上記回線アダプタとの
間の受信経路に挿入された先入れ先出しメモリである第
二のメモリと、上記第一および第二のメモリを制御する
制御手段とを備え、上記制御手段は、送信データの１キ
ャラタごとに送信データの有効無効を示す有効表示情報
を含む所定キャラクタ数の送信データを上記回線共通制
御部から上記第一のメモリに書込み、有効表示情報が有
効であることを示す送信データを１キャラクタごとにこ
の第一のメモリに接続された回線アダプタに転送する手
段と、受信データの１キャラクタごとに付された受信デ
ータの有効無効を示す有効表示情報と共に受信データを
１キャラクタごとに上記第二のメモリに書込み、この第
二のメモリに所定のキャラクタ数がスタックされたとき
に、有効表示情報が有効であることを示す受信データを
１キャラクタごとに上記回線共通制御部に転送する手段
とを含むことを特徴とする。
アダプタと、上位装置とこの回線アダプタとの間の経路
を設定する回線共通制御部とを備えた通信制御装置にお
いて、上記回線共通制御部と上記回線アダプタとの間の
送信経路に挿入された先入れ先出しメモリである第一の
メモリと、上記回線共通制御部と上記回線アダプタとの
間の受信経路に挿入された先入れ先出しメモリである第
二のメモリと、上記第一および第二のメモリを制御する
制御手段とを備え、上記制御手段は、送信データの１キ
ャラタごとに送信データの有効無効を示す有効表示情報
を含む所定キャラクタ数の送信データを上記回線共通制
御部から上記第一のメモリに書込み、有効表示情報が有
効であることを示す送信データを１キャラクタごとにこ
の第一のメモリに接続された回線アダプタに転送する手
段と、受信データの１キャラクタごとに付された受信デ
ータの有効無効を示す有効表示情報と共に受信データを
１キャラクタごとに上記第二のメモリに書込み、この第
二のメモリに所定のキャラクタ数がスタックされたとき
に、有効表示情報が有効であることを示す受信データを
１キャラクタごとに上記回線共通制御部に転送する手段
とを含むことを特徴とする。
第一実施例では、送信時には、送信制御情報を含めて予
め定めた一定のキャラクタ数の送信データを連続して回
線共通制御部から送信FIFOへ転送し、回線アダプタから
の送信要求がある毎に送信制御情報に従って送信FIFOメ
モリから１キャラクタずつ取り出して回線アダプタへ転
送する。
め定めた一定のキャラクタ数の送信データを連続して回
線共通制御部から送信FIFOへ転送し、回線アダプタから
の送信要求がある毎に送信制御情報に従って送信FIFOメ
モリから１キャラクタずつ取り出して回線アダプタへ転
送する。
また、受信時には回線アダプタからの受信要求がある毎
に回線アダプタから１キャラクタを読出し、受信FIFOメ
モリにスタックし、受信FIFOメモリにあらかじめ定めた
一定のキャラクタ数の受信データがスタックされると、
回線共通制御部に受信データを受信制御情報を順次連続
して引取らせる。
に回線アダプタから１キャラクタを読出し、受信FIFOメ
モリにスタックし、受信FIFOメモリにあらかじめ定めた
一定のキャラクタ数の受信データがスタックされると、
回線共通制御部に受信データを受信制御情報を順次連続
して引取らせる。
第二実施例では、送信時には、送信データにキャラクタ
単位の有効表示フラグを付加し、あらかじめ定めた一定
のキャラクタ数の送信データを連続して回線共通制御部
から送信FIFOメモリへ転送し、回線アダプタからの送信
要求がある毎に送信FIFOメモリから１キャラクタずつ取
り出して、有効表示フラグに基づいて有効キャラクタの
みを回線アダプタへ転送する。
単位の有効表示フラグを付加し、あらかじめ定めた一定
のキャラクタ数の送信データを連続して回線共通制御部
から送信FIFOメモリへ転送し、回線アダプタからの送信
要求がある毎に送信FIFOメモリから１キャラクタずつ取
り出して、有効表示フラグに基づいて有効キャラクタの
みを回線アダプタへ転送する。
また、受信時には、回線アダプタからの受信要求がある
毎に回線アダプタから１キャラクタを読出し、受信FIFO
メモリに有効表示フラグを付加してスタックし、受信FI
FOメモリに予め定めた一定のキャラクタ数の受信データ
がスタックされると、回線共通制御部に受信データを順
次連続して引取らせる。
毎に回線アダプタから１キャラクタを読出し、受信FIFO
メモリに有効表示フラグを付加してスタックし、受信FI
FOメモリに予め定めた一定のキャラクタ数の受信データ
がスタックされると、回線共通制御部に受信データを順
次連続して引取らせる。
以下、本発明実施例を図面に基づいて説明する。
第１図は本発明の一実施例の構成を示すブロック構成図
である。この実施例装置は、マイクロプロセッサ（以
下、MPという。）６と、回線毎に送受信データを一時保
持すると共にマイクロプログラムを格納するメモリであ
るバッファメモリ（以下、BMという。）５と、図外の上
位装置のメインメモリとBM5とのデータ転送制御を行う
インタフェース制御部（以下、IFCという。）４と、回
線対応の送信FIFOメモリと受信FIFOメモリを含むFIFO制
御部１−１ないし１−８と、回線アダプタ２−１ないし
２−８と、MP6の指示によりBM5とFIFO制御部１−１ない
し１−８との送受信制御を行う回線共通制御部３と、プ
ロセッサバス100と、回線共通制御部３とFIFO制御部１
−１ないし１−８とを接続するデータバス200と、FIFO
制御部１−１ないし１−８とそれぞれ対応する回線アダ
プタを接続するデータバス300−１ないし300−８とを備
える。ここでは、FIFO制御部１−２ないし１−８および
回線アダプタ２−２ないし２−８は、それぞれFIFO制御
部１−１および回線アダプタ２−１と同一の機能であ
る。
である。この実施例装置は、マイクロプロセッサ（以
下、MPという。）６と、回線毎に送受信データを一時保
持すると共にマイクロプログラムを格納するメモリであ
るバッファメモリ（以下、BMという。）５と、図外の上
位装置のメインメモリとBM5とのデータ転送制御を行う
インタフェース制御部（以下、IFCという。）４と、回
線対応の送信FIFOメモリと受信FIFOメモリを含むFIFO制
御部１−１ないし１−８と、回線アダプタ２−１ないし
２−８と、MP6の指示によりBM5とFIFO制御部１−１ない
し１−８との送受信制御を行う回線共通制御部３と、プ
ロセッサバス100と、回線共通制御部３とFIFO制御部１
−１ないし１−８とを接続するデータバス200と、FIFO
制御部１−１ないし１−８とそれぞれ対応する回線アダ
プタを接続するデータバス300−１ないし300−８とを備
える。ここでは、FIFO制御部１−２ないし１−８および
回線アダプタ２−２ないし２−８は、それぞれFIFO制御
部１−１および回線アダプタ２−１と同一の機能であ
る。
次に、第一の実施例装置の動作を第１図ないし第４図に
基づいて説明する。上位装置からの起動によってIFC4は
そのメインメモリから制御語を読出し解読し、メインメ
モリからBM5あるいはBM5からメインメモリへのデータ転
送を行う。MP6はBM5上のマイクロプログラムを実行し、
IFC4あるいは回線共通制御部３からの処理要求を受付
け、IFC4あるいは回線共通制御部３へ制御コマンドを発
行する。またMP6はBM5上に設けられた各回線対応の送受
信バッファ領域の管理を行う。回線共通制御部３はMP6
からの制御コマンドによって起動される。
基づいて説明する。上位装置からの起動によってIFC4は
そのメインメモリから制御語を読出し解読し、メインメ
モリからBM5あるいはBM5からメインメモリへのデータ転
送を行う。MP6はBM5上のマイクロプログラムを実行し、
IFC4あるいは回線共通制御部３からの処理要求を受付
け、IFC4あるいは回線共通制御部３へ制御コマンドを発
行する。またMP6はBM5上に設けられた各回線対応の送受
信バッファ領域の管理を行う。回線共通制御部３はMP6
からの制御コマンドによって起動される。
送信の場合は、送信の準備を行うコマンドを受領してFI
FO制御部１−１および回線アダプタ２−１の送信部を初
期設定し、あらかじめBM5上に設定された制御語を読出
し解読して、送信のDMA制御レジスタに送信データの転
送開始アドレスおよび転送バイト数を設定する。回線共
通制御部３は回線スキャン中にFIFO制御部１−１からの
送信要求を検出すると、送信のDMA制御レジスタに従っ
てBM5から４バイト読出して先頭に制御情報として送信
制御情報を付加し、１バイトずつ５バイト連続してデー
タバス200を介してFIFO制御部１−１に転送し、DMA制御
レジスタと転送バイト数のカウンタを更新する。同様
に、送信要求がある毎に５バイト連続してFIFO制御部１
−１にデータを送出し、送信終了時はMP6に処理要求を
行う。
FO制御部１−１および回線アダプタ２−１の送信部を初
期設定し、あらかじめBM5上に設定された制御語を読出
し解読して、送信のDMA制御レジスタに送信データの転
送開始アドレスおよび転送バイト数を設定する。回線共
通制御部３は回線スキャン中にFIFO制御部１−１からの
送信要求を検出すると、送信のDMA制御レジスタに従っ
てBM5から４バイト読出して先頭に制御情報として送信
制御情報を付加し、１バイトずつ５バイト連続してデー
タバス200を介してFIFO制御部１−１に転送し、DMA制御
レジスタと転送バイト数のカウンタを更新する。同様
に、送信要求がある毎に５バイト連続してFIFO制御部１
−１にデータを送出し、送信終了時はMP6に処理要求を
行う。
一方、受信の場合は、受信の準備を行うコマンドをMP6
から受領してFIFO制御部１−１および回線アダプタ２−
１の受信部を初期設定し、BM5上の受信バッファの書込
み開始アドレスを要求し、確保した書込み開始アドレス
を受信のDMA制御レジスタに設定する。回線共通制御部
３は回線スキャン中にFIFO制御部１−１から受信要求を
検出すると、FIFO制御部１−１から１バイトずつ５バイ
ト連続して読出し、受信のDMA制御レジスタおよび受信
制御情報に従ってBM5に受信データを書込み、DMA制御レ
ジスタは更新される。FIFO制御部１−１から受信要求が
ある毎にDMA制御レジスタを更新しながらBM5上に受信デ
ータを蓄積してゆき、受信終了時はMP6に処理要求を行
う。
から受領してFIFO制御部１−１および回線アダプタ２−
１の受信部を初期設定し、BM5上の受信バッファの書込
み開始アドレスを要求し、確保した書込み開始アドレス
を受信のDMA制御レジスタに設定する。回線共通制御部
３は回線スキャン中にFIFO制御部１−１から受信要求を
検出すると、FIFO制御部１−１から１バイトずつ５バイ
ト連続して読出し、受信のDMA制御レジスタおよび受信
制御情報に従ってBM5に受信データを書込み、DMA制御レ
ジスタは更新される。FIFO制御部１−１から受信要求が
ある毎にDMA制御レジスタを更新しながらBM5上に受信デ
ータを蓄積してゆき、受信終了時はMP6に処理要求を行
う。
すなわち、送信の場合は、IFC4を介して上位装置からBM
5に送信データが一時蓄積され、さらに回線共通制御部
３によりBM5からFIFO制御部１へ転送される。また、受
信の場合は、FIFO制御部１からの受信データは回線共通
制御部３によってBM5上に一時蓄積され、IFC4によって
上位のメインメモリに転送される。
5に送信データが一時蓄積され、さらに回線共通制御部
３によりBM5からFIFO制御部１へ転送される。また、受
信の場合は、FIFO制御部１からの受信データは回線共通
制御部３によってBM5上に一時蓄積され、IFC4によって
上位のメインメモリに転送される。
次に、本発明の特徴であるFIFO制御部について説明す
る。第２図はFIFO制御部１−１のブロック図であり、第
３図および第４図は送信制御情報（以下、TBPとい
う。）および受信制御情報（以下、RBPという。）のフ
ォーマット図である。このFIFO制御部１−１は送信FIFO
メモリ11−１と、受信FIFOメモリ12−１と、双方向ドラ
イバ13−１と、送信FIFOメモリ11−１から読出したTBP
を保持するレジスタ（以下、TBPRという。）16−１と、
受信FIFOメモリ12−１にRBPを書込むレジスタ（以下、R
BPRという。）17−１と、FIFO制御部１−１のステータ
スレジスタ（以下、FSTRという。）14−１と、回線アダ
プタ２−１のステータスを読出して保持するレジスタ
（以下、LSTRという。）15−１と、制御回路18−１と、
回線共通制御部３への割込み要求線400−１と、回線ア
ダプタ２−１からの割込み要求線500−１と、最終キャ
ラクタを送出したことを回線アダプタ２−１に指示する
コマンド書込み線600−１とを備える。
る。第２図はFIFO制御部１−１のブロック図であり、第
３図および第４図は送信制御情報（以下、TBPとい
う。）および受信制御情報（以下、RBPという。）のフ
ォーマット図である。このFIFO制御部１−１は送信FIFO
メモリ11−１と、受信FIFOメモリ12−１と、双方向ドラ
イバ13−１と、送信FIFOメモリ11−１から読出したTBP
を保持するレジスタ（以下、TBPRという。）16−１と、
受信FIFOメモリ12−１にRBPを書込むレジスタ（以下、R
BPRという。）17−１と、FIFO制御部１−１のステータ
スレジスタ（以下、FSTRという。）14−１と、回線アダ
プタ２−１のステータスを読出して保持するレジスタ
（以下、LSTRという。）15−１と、制御回路18−１と、
回線共通制御部３への割込み要求線400−１と、回線ア
ダプタ２−１からの割込み要求線500−１と、最終キャ
ラクタを送出したことを回線アダプタ２−１に指示する
コマンド書込み線600−１とを備える。
回線共通制御部３からの送信データおよびTBPと回線共
通制御部３への受信データおよびRBPとはそれぞれ送信F
IFOメモリ11−１および受信FIFOメモリ12−１にそれぞ
れスタックされるが、これら以外の制御情報は、双方向
ドライバ13−１を介して回線共通制御部３が回線アダプ
タ２−１に直接にリードまたはライトする。
通制御部３への受信データおよびRBPとはそれぞれ送信F
IFOメモリ11−１および受信FIFOメモリ12−１にそれぞ
れスタックされるが、これら以外の制御情報は、双方向
ドライバ13−１を介して回線共通制御部３が回線アダプ
タ２−１に直接にリードまたはライトする。
まず、送信の場合について説明する。回線共通制御部３
からFIFO制御部１−１へデータバス200を介して送信制
御部のコマンドが送出されると、双方向ドライバ13−１
を介して回線アダプタ２−１へ書込まれ、この回線アダ
プタ２−１を送信状態にすると共に図外の制御回路によ
り送信の割込みマスクが解除され、送信FIFOメモリ11−
１の残りのバイト数が５バイト以上あれば、すなわち、
送信データ４バイトおよびTBP1バイト分の書込みが可能
であれば、FSTR14−１の送信キャラクタ要求ビットをオ
ン（論理「１」）にする。回線共通制御部３はFIFO制御
部１−１ないし１−８をスキャンしており、FIFO制御部
１−１のスキャンで割込み要求線400−１により割込み
を検出すると、回線共通制御部３はFSTR14−１を読出
す。このFSTR14−１には、FIFO制御部１−１から回線共
通制御部３への送信キャラクタ要求ビットと、受信キャ
ラクタ引取り要求ビットと、回線アダプタ２−１からの
送受信割込みをそのまま表示する送信割込み要求ビット
と、受信割込み要求ビットと、周辺割込み要求ビットと
の５ビットからなり、回線共通制御部３はFSTR14−１を
読出して送信キャラクタ要求ビットがオンであれば、TB
Pと送信データとを連続して５バイト送信FIFOメモリ11
−１に書込む。送信FIFOメモリ11−１には、TBP、TCR
0、TCR1、…、TCR3の順に送信データが書込まれる。TBP
のB0がオンの場合はTCR0が有効な送信キャラクタである
ことを示し、B0がオフの場合はTCR0が無効データである
ことを示す。同様に、B1とTCR1が対応し、B2とTCR2が対
応し、B3とTCR3に対応する。
からFIFO制御部１−１へデータバス200を介して送信制
御部のコマンドが送出されると、双方向ドライバ13−１
を介して回線アダプタ２−１へ書込まれ、この回線アダ
プタ２−１を送信状態にすると共に図外の制御回路によ
り送信の割込みマスクが解除され、送信FIFOメモリ11−
１の残りのバイト数が５バイト以上あれば、すなわち、
送信データ４バイトおよびTBP1バイト分の書込みが可能
であれば、FSTR14−１の送信キャラクタ要求ビットをオ
ン（論理「１」）にする。回線共通制御部３はFIFO制御
部１−１ないし１−８をスキャンしており、FIFO制御部
１−１のスキャンで割込み要求線400−１により割込み
を検出すると、回線共通制御部３はFSTR14−１を読出
す。このFSTR14−１には、FIFO制御部１−１から回線共
通制御部３への送信キャラクタ要求ビットと、受信キャ
ラクタ引取り要求ビットと、回線アダプタ２−１からの
送受信割込みをそのまま表示する送信割込み要求ビット
と、受信割込み要求ビットと、周辺割込み要求ビットと
の５ビットからなり、回線共通制御部３はFSTR14−１を
読出して送信キャラクタ要求ビットがオンであれば、TB
Pと送信データとを連続して５バイト送信FIFOメモリ11
−１に書込む。送信FIFOメモリ11−１には、TBP、TCR
0、TCR1、…、TCR3の順に送信データが書込まれる。TBP
のB0がオンの場合はTCR0が有効な送信キャラクタである
ことを示し、B0がオフの場合はTCR0が無効データである
ことを示す。同様に、B1とTCR1が対応し、B2とTCR2が対
応し、B3とTCR3に対応する。
次に、回線アダプタ２−１から割込み要求線500−１を
介してFIFO制御部１−１に割込み要求があると、回線ア
ダプタ２−１のステータスレジスタを読しLSTR15−１に
保持する。回線アダプタ２−１のステータスには、送信
キャラクタ要求ビット、受信キャラクタ引取り要求ビッ
ト、送信割込みビット、受信割込みビットおよび周辺割
込みビットからなるが、送信割込みビット、受信割込み
ビットおよび周辺割込みビットはLSTR15−１に読出すと
きと同様にFSTR14−１にもセットされる。送信FIFOメモ
リ11−１に１バイト以上スタックされていてかつLSTR15
−１に送信キャラクタ要求ビットがセットされている
と、制御回路18−１によって送信FIFOメモリ11−１から
１バイト読出しTBPR16−１にセットし、TBPR16−１にセ
ットされたTBPのB0がオンであれば、送信FIFOメモリ11
−１から１バイト（TCR0）読出し、データバス300−１
を介して回線アダプタ２−１の送信キャラクタレジスタ
に書込み、LSTR15−１の送信キャラクタ要求ビットをリ
セットして送信動作を終了する。ここで、TBPのB0がオ
フであれば、送信FIFOメモリ11−１からTCR0の空読出し
を行い、TBPのB1がオンであれば、さらに１バイトTCR1
を読出して回線アダプタ２−１の送信キャラクタレジス
タに書込む。この動作では、TBPのB0ないしB3まで順次
調べ、オンのBiに対応するTCRiを回線アダプタへ送出す
るようTCRi−１まで空読みする。同様にして、さらに回
線アダプタ２−１から割込み要求をLSTR15−１に読出す
と、送信FIFOメモリ11−１から順次TCRi＋１を読出して
TCR3になるまで回線アダプタ２−１に送信データを送出
し、TCR3が送出されると次はTBPがTBPR16−１に読出さ
れ、前記動作を繰り返す。
介してFIFO制御部１−１に割込み要求があると、回線ア
ダプタ２−１のステータスレジスタを読しLSTR15−１に
保持する。回線アダプタ２−１のステータスには、送信
キャラクタ要求ビット、受信キャラクタ引取り要求ビッ
ト、送信割込みビット、受信割込みビットおよび周辺割
込みビットからなるが、送信割込みビット、受信割込み
ビットおよび周辺割込みビットはLSTR15−１に読出すと
きと同様にFSTR14−１にもセットされる。送信FIFOメモ
リ11−１に１バイト以上スタックされていてかつLSTR15
−１に送信キャラクタ要求ビットがセットされている
と、制御回路18−１によって送信FIFOメモリ11−１から
１バイト読出しTBPR16−１にセットし、TBPR16−１にセ
ットされたTBPのB0がオンであれば、送信FIFOメモリ11
−１から１バイト（TCR0）読出し、データバス300−１
を介して回線アダプタ２−１の送信キャラクタレジスタ
に書込み、LSTR15−１の送信キャラクタ要求ビットをリ
セットして送信動作を終了する。ここで、TBPのB0がオ
フであれば、送信FIFOメモリ11−１からTCR0の空読出し
を行い、TBPのB1がオンであれば、さらに１バイトTCR1
を読出して回線アダプタ２−１の送信キャラクタレジス
タに書込む。この動作では、TBPのB0ないしB3まで順次
調べ、オンのBiに対応するTCRiを回線アダプタへ送出す
るようTCRi−１まで空読みする。同様にして、さらに回
線アダプタ２−１から割込み要求をLSTR15−１に読出す
と、送信FIFOメモリ11−１から順次TCRi＋１を読出して
TCR3になるまで回線アダプタ２−１に送信データを送出
し、TCR3が送出されると次はTBPがTBPR16−１に読出さ
れ、前記動作を繰り返す。
この一連の操作動作で、TBPR16−１に読出されたTBPに
従って回線アダプタへ順次送信キャラクタを送出して有
するTBPのBi以降B3まで全てのオフの場合は、Biに対す
るTCR1からTCR3までは送信FIFOメモリから空読出しを行
って送信FIFOメモリ11−１から取り去る。また、TBPR16
−１にセットされたTBPのEOCビットがオンの場合は、TB
PのB0からB3まで送信キャラクタの送出または空読みを
行った後に、回線アダプタ２−１に書込み線600−１お
よび300−１を介して送信終了のコマンドを送出する。
また、制御回路により回線共通制御部３から送信FIFOメ
モリ11−１に書込むバイト数、すなわち「０」ないし
「４」をカウントしており、このカウント値が「０」の
場合はTBPが送信FIFOメモリ11−１に書込まれるタイミ
ングであり、このTBPのEOCビットを調査してオンであれ
ば、前述の送信割込みマスクをオンとし、TBPに続く４
バイトの送信データを送信FIFOメモリ11−１に書込んだ
後に、FIFO制御部１−１から回線共通制御部３への送信
要求を抑止する。この送信の割込みマスクは、前述のよ
うに、書込み線600−１を介して送信終了のコマンドを
回線アダプタ２−１へ書込んだとき再び解除される。
従って回線アダプタへ順次送信キャラクタを送出して有
するTBPのBi以降B3まで全てのオフの場合は、Biに対す
るTCR1からTCR3までは送信FIFOメモリから空読出しを行
って送信FIFOメモリ11−１から取り去る。また、TBPR16
−１にセットされたTBPのEOCビットがオンの場合は、TB
PのB0からB3まで送信キャラクタの送出または空読みを
行った後に、回線アダプタ２−１に書込み線600−１お
よび300−１を介して送信終了のコマンドを送出する。
また、制御回路により回線共通制御部３から送信FIFOメ
モリ11−１に書込むバイト数、すなわち「０」ないし
「４」をカウントしており、このカウント値が「０」の
場合はTBPが送信FIFOメモリ11−１に書込まれるタイミ
ングであり、このTBPのEOCビットを調査してオンであれ
ば、前述の送信割込みマスクをオンとし、TBPに続く４
バイトの送信データを送信FIFOメモリ11−１に書込んだ
後に、FIFO制御部１−１から回線共通制御部３への送信
要求を抑止する。この送信の割込みマスクは、前述のよ
うに、書込み線600−１を介して送信終了のコマンドを
回線アダプタ２−１へ書込んだとき再び解除される。
次に、受信の場合について説明する。回線共通制御部３
から双方向ドライバ13−１を介して受信部初期設定およ
び受信制御のコマンドが回線アダプタ２−１へ書込まれ
ると、受信可能な状態になる。回線アダプタ２−１でキ
ャラクタを受信すると、FIFO制御部１−１に割込み要求
線500−１を介して処理要求を行う。FIFO制御部１−１
はこの割込みを検出すると、LSTR15−１に回線アダプタ
２−１のステータスを読出してセットし、ステータスの
受信キャラクタ引取り要求ビットがオンであれば、回線
アダプタ２−１の受信キャラクタレジスタから１キャラ
クタ読出し受信FIFOメモリ12−１にスタックし、LSTR15
−１の受信キャラクタ引取り要求ビットをリセットす
る。以後同様に、回線アダプタ２−１から受信キャラク
タ引取り要求がある毎に受信FIFOメモリ12−１にスタッ
クしていき、４バイト（本実施例では、１キャラクタは
８ビットからなり１バイトと同じである。）スタックさ
れると、制御回路18−１によりRBPR17−１にRBPをセッ
トし、このRBRを受信FIFOメモリ12−１にスタックす
る。ここで、RBPのB0ないしB3は受信FIFOメモリ12−１
にスタックした受信キャラクタRCR0ないしRCR3にてそれ
ぞれ対応し、RCR0ないしRCR3の有効、無効状態を表す。
すなわち、B0ないしB3がオンの場合は対応するRCR0ない
しRCR3が有効受信データである。
から双方向ドライバ13−１を介して受信部初期設定およ
び受信制御のコマンドが回線アダプタ２−１へ書込まれ
ると、受信可能な状態になる。回線アダプタ２−１でキ
ャラクタを受信すると、FIFO制御部１−１に割込み要求
線500−１を介して処理要求を行う。FIFO制御部１−１
はこの割込みを検出すると、LSTR15−１に回線アダプタ
２−１のステータスを読出してセットし、ステータスの
受信キャラクタ引取り要求ビットがオンであれば、回線
アダプタ２−１の受信キャラクタレジスタから１キャラ
クタ読出し受信FIFOメモリ12−１にスタックし、LSTR15
−１の受信キャラクタ引取り要求ビットをリセットす
る。以後同様に、回線アダプタ２−１から受信キャラク
タ引取り要求がある毎に受信FIFOメモリ12−１にスタッ
クしていき、４バイト（本実施例では、１キャラクタは
８ビットからなり１バイトと同じである。）スタックさ
れると、制御回路18−１によりRBPR17−１にRBPをセッ
トし、このRBRを受信FIFOメモリ12−１にスタックす
る。ここで、RBPのB0ないしB3は受信FIFOメモリ12−１
にスタックした受信キャラクタRCR0ないしRCR3にてそれ
ぞれ対応し、RCR0ないしRCR3の有効、無効状態を表す。
すなわち、B0ないしB3がオンの場合は対応するRCR0ない
しRCR3が有効受信データである。
このように受信FIFOメモリ12−１にRBPを含めて５バイ
トスタックされると、制御回路によりFSTR14−１の受信
キャラクタ引取り要求ビットをオンにし、割込み線400
−１を介して回線共通制御部３に割込み要求を行う。回
線共通制御部３はFIFO制御部１−１をスキャンしたとき
に割込み要求があることを検出すると、FSTR14−１を読
出し、FSTR14−１の各ビットを調査して受信キャラクタ
引取り要求ビットがオンであれば、受信FIFOメモリ12−
１から５バイトを連続してRCR0からRBPの順に読出す。
回線共通制御部３では、このRBPに従って有効な受信キ
ャラクタのみをBM5へ転送する。なお、RBPのOEビット
は、回線アダプタ２−１からの割込み要求により読出し
たステータスに受信キャラクタ引取り要求ビットと受信
割込みビットが共にオンの場合にオンになる。すなわ
ち、回線アダプタ２−１でオーバランエラーが発生した
ことをRBPで回線共通制御部３に報告する。
トスタックされると、制御回路によりFSTR14−１の受信
キャラクタ引取り要求ビットをオンにし、割込み線400
−１を介して回線共通制御部３に割込み要求を行う。回
線共通制御部３はFIFO制御部１−１をスキャンしたとき
に割込み要求があることを検出すると、FSTR14−１を読
出し、FSTR14−１の各ビットを調査して受信キャラクタ
引取り要求ビットがオンであれば、受信FIFOメモリ12−
１から５バイトを連続してRCR0からRBPの順に読出す。
回線共通制御部３では、このRBPに従って有効な受信キ
ャラクタのみをBM5へ転送する。なお、RBPのOEビット
は、回線アダプタ２−１からの割込み要求により読出し
たステータスに受信キャラクタ引取り要求ビットと受信
割込みビットが共にオンの場合にオンになる。すなわ
ち、回線アダプタ２−１でオーバランエラーが発生した
ことをRBPで回線共通制御部３に報告する。
受信FIFOメモリ12−１にRCRiのキャラクタまでスタック
し、その後に回線アダプタから受信割込み要求がある
と、RCRi＋１からRCR3までキャラクタにはダミーのデー
タが書込まれ、対応するRBPはB0からBiまでをオンに
し、Bi＋１からB3までをオフにしてスタックする。
し、その後に回線アダプタから受信割込み要求がある
と、RCRi＋１からRCR3までキャラクタにはダミーのデー
タが書込まれ、対応するRBPはB0からBiまでをオンに
し、Bi＋１からB3までをオフにしてスタックする。
以上、送信と受信について説明したが、送信FIFOメモリ
11−１および受信FIFOメモリ12−１にはFIFOメモリの残
りバイト数に空があれば、TBPないしTCR3あるいはRCR0
ないしRBPをそれぞれ１組以上スタックすることも可能
である。また、前述したように、回線共通制御部３がFS
TR14−１を読出したときに送信割込みビット、受信割込
みビットおよび周辺割込みビットがオンである場合は、
回線共通制御部３は回線アダプタ２−１から双方向ドラ
イバ13−１を介して送信割込み要因レジスタ、受信割込
み要因レジスタおよび周辺割込み要因レジスタを読出
し、MP6に処理要求を行い、回線状態を制御する。
11−１および受信FIFOメモリ12−１にはFIFOメモリの残
りバイト数に空があれば、TBPないしTCR3あるいはRCR0
ないしRBPをそれぞれ１組以上スタックすることも可能
である。また、前述したように、回線共通制御部３がFS
TR14−１を読出したときに送信割込みビット、受信割込
みビットおよび周辺割込みビットがオンである場合は、
回線共通制御部３は回線アダプタ２−１から双方向ドラ
イバ13−１を介して送信割込み要因レジスタ、受信割込
み要因レジスタおよび周辺割込み要因レジスタを読出
し、MP6に処理要求を行い、回線状態を制御する。
次に、第二の実施例装置の動作を第１図および第５図に
基づいて説明する。上位装置からの起動によってIFC4は
そのメインメモリから制御語を読出し解読し、メインメ
モリからBM5あるいはBM5からメインメモリへのデータ転
送を行う。MP6はMB5上のマイクロプログラムを実行し、
IFC4あるいは回線共通制御部３からの処理要求を受け、
IFC4あるいは回線共通制御部３へ制御コマンドを発行す
る。また、MP6はBM5上に設けられた各回線対応の送受信
バッファ領域の管理を行う。回線共通制御部３はMP6か
らの制御コマンドによって起動される。
基づいて説明する。上位装置からの起動によってIFC4は
そのメインメモリから制御語を読出し解読し、メインメ
モリからBM5あるいはBM5からメインメモリへのデータ転
送を行う。MP6はMB5上のマイクロプログラムを実行し、
IFC4あるいは回線共通制御部３からの処理要求を受け、
IFC4あるいは回線共通制御部３へ制御コマンドを発行す
る。また、MP6はBM5上に設けられた各回線対応の送受信
バッファ領域の管理を行う。回線共通制御部３はMP6か
らの制御コマンドによって起動される。
送信の場合は、送信準備のためのコマンドを受領してFI
FO制御部１−１および回線アダプタ２−１の送信部を初
期設定し、あらかじめBM5上に設定された制御語を読出
し解読して、送信のDMA制御レジスタに送信データの転
送開始アドレスおよび転送バイト数を設定する。回線共
通制御部３は回線キスャン中にFIFO制御部１−１からの
送信要求を検出すると、送信のDMA制御レジスタに従っ
てBM5から４バイトを読出して有効または無効を表示す
る有効表示フラグを付加し、１バイトずつ４バイトを連
続してデータバス200を介してFIFO制御部１−１に転送
し、DMA制御レジスタと転送バイト数のカウンタを更新
する。同様に送信要求がある毎に４バイトを連続してFI
FO制御部１−１にデータを送出し、送信終了時はMP6に
処理要求を行う。
FO制御部１−１および回線アダプタ２−１の送信部を初
期設定し、あらかじめBM5上に設定された制御語を読出
し解読して、送信のDMA制御レジスタに送信データの転
送開始アドレスおよび転送バイト数を設定する。回線共
通制御部３は回線キスャン中にFIFO制御部１−１からの
送信要求を検出すると、送信のDMA制御レジスタに従っ
てBM5から４バイトを読出して有効または無効を表示す
る有効表示フラグを付加し、１バイトずつ４バイトを連
続してデータバス200を介してFIFO制御部１−１に転送
し、DMA制御レジスタと転送バイト数のカウンタを更新
する。同様に送信要求がある毎に４バイトを連続してFI
FO制御部１−１にデータを送出し、送信終了時はMP6に
処理要求を行う。
一方、受信の場合は、受信準備のコマンドをMP6から受
領するとFIFO制御部１−１および回線アダプタ２−１の
受信部を初期設定し、BM5上の受信バッファの書込み開
始アドレスをMP6に要求し、確保した書込み開始アドレ
スを受信のDMA制御レジスタに設定する。回線共通制御
部３は回線スキャン中にFIFO制御部１−１から受信要求
を検出すると、FIFO制御部１−１から有効表示フラグを
付加した受信データ４バイトを連続して読出し、受信の
DMA制御レジスタおよび有効表示フラグに従ってBM5に受
信データを書込み、DMA制御レジスタは更新される。FIF
O制御部１−１から受信要求がある毎にDMA制御レジスタ
を更新しながらBM5上に受信データを蓄積してゆき、受
信終了時はMP6に処理要求を行う。
領するとFIFO制御部１−１および回線アダプタ２−１の
受信部を初期設定し、BM5上の受信バッファの書込み開
始アドレスをMP6に要求し、確保した書込み開始アドレ
スを受信のDMA制御レジスタに設定する。回線共通制御
部３は回線スキャン中にFIFO制御部１−１から受信要求
を検出すると、FIFO制御部１−１から有効表示フラグを
付加した受信データ４バイトを連続して読出し、受信の
DMA制御レジスタおよび有効表示フラグに従ってBM5に受
信データを書込み、DMA制御レジスタは更新される。FIF
O制御部１−１から受信要求がある毎にDMA制御レジスタ
を更新しながらBM5上に受信データを蓄積してゆき、受
信終了時はMP6に処理要求を行う。
すなわち、送信の場合は、IFC4を介して上位装置からBM
5に送信データが一時蓄積され、さらに回線共通制御部
３によりBM5からFIFO制御部１へ転送される。また、受
信の場合は、FIFO制御部１からの受信データは回線共通
制御部３によってBM5上に一時蓄積され、IFC4によって
上位のメインメモリに転送される。
5に送信データが一時蓄積され、さらに回線共通制御部
３によりBM5からFIFO制御部１へ転送される。また、受
信の場合は、FIFO制御部１からの受信データは回線共通
制御部３によってBM5上に一時蓄積され、IFC4によって
上位のメインメモリに転送される。
次に、本発明の特徴であるFIFO制御部について説明す
る。第５図はFIFO制御部１−１のブロック図である。こ
のFIFO制御部１−１は送信FIFOメモリ11−１と、受信FI
FOメモリ12−１と、双方向ドライバ13−１と、FIFO制御
部１−１のステータスレジスタ（以下、FSTRという。）
14−１と、回線アダプタのステータスを読出して保持す
るレジスタ（以下、LSTRという。）15−１と、送信終了
のコマンドを保持するレジスタ（以下、EOCRという。）
19−１と、制御回路18−１と、回線共通制御部３への割
込み要求線400−１と、回線アダプタ２−１からの割込
み要求線500−１とを備える。
る。第５図はFIFO制御部１−１のブロック図である。こ
のFIFO制御部１−１は送信FIFOメモリ11−１と、受信FI
FOメモリ12−１と、双方向ドライバ13−１と、FIFO制御
部１−１のステータスレジスタ（以下、FSTRという。）
14−１と、回線アダプタのステータスを読出して保持す
るレジスタ（以下、LSTRという。）15−１と、送信終了
のコマンドを保持するレジスタ（以下、EOCRという。）
19−１と、制御回路18−１と、回線共通制御部３への割
込み要求線400−１と、回線アダプタ２−１からの割込
み要求線500−１とを備える。
回線共通制御部３からの送信データおよび回線共通制御
部３への受信データはそれぞれ送信FIFOメモリ11−１お
よび受信FIFOメモリ12−１にスタックし、送信終了のコ
マンドはEOCR19−１に保持するが、これら以外の制御情
報を双方向ドライバ13−１を介して回線共通制御部３が
回線アダプタ２−１に直接にリードまたはライトする。
部３への受信データはそれぞれ送信FIFOメモリ11−１お
よび受信FIFOメモリ12−１にスタックし、送信終了のコ
マンドはEOCR19−１に保持するが、これら以外の制御情
報を双方向ドライバ13−１を介して回線共通制御部３が
回線アダプタ２−１に直接にリードまたはライトする。
まず、送信の場合について説明する。回線共通制御部３
からFIFO制御部１−１へデータバス200を介して送信制
御のコマンドが送出されると、双方向ドライバ13−１を
介して回線アダプタ２−１のコマンドレジスタに書込ま
れ、この回線アダプタ２−１を送信状態とすると共に、
図外の制御回路により送信の割込みマスクが解除され、
送信FIFOメモリ11−１の残りのバイト数が４バイト以上
あれば、FSTR14−１の送信キャラクタ要求ビットをオン
（論理「１」）にする。回線共通制御部３はFIFO制御部
１−１ないし１−８をスキャンしており、FIFO制御部１
−１のスキャンで割込み要求線400−１により割込みを
検出すると、回線共通制御部３はFSTR14−１を読み出
す。FSTR14−１には、FIFO制御部１−１から回線共通制
御部３への送信キャラクタ要求ビット、受信キャラクタ
引取り要求ビット、回線アダプタ２−１からの送受信割
込みをそのまま表示する送受信割込み要求ビットと受信
割込み要求ビットおよび周辺割込み要求ビットとの５ビ
ットからなり、回線共通制御部３はFSTR14−１を読出し
て送信キャラクタ要求ビットがオンであれば、有効表示
フラグと共に送信データの４バイトを連続して送信FIFO
メモリ11−１に書込む。送信FIFOメモリ11−１には送信
データがTCR0、TCR1、……、TCR3の順に書込まれる。有
効表示フラグB0がオンの場合はTCR0が有効なキャラクタ
であることを示し、B0がオフの場合はTCR0が無効データ
であることを示す。同様にB1とTCR1が対応し、B2とTCR2
が対応し、B3とTCR3が対応する。
からFIFO制御部１−１へデータバス200を介して送信制
御のコマンドが送出されると、双方向ドライバ13−１を
介して回線アダプタ２−１のコマンドレジスタに書込ま
れ、この回線アダプタ２−１を送信状態とすると共に、
図外の制御回路により送信の割込みマスクが解除され、
送信FIFOメモリ11−１の残りのバイト数が４バイト以上
あれば、FSTR14−１の送信キャラクタ要求ビットをオン
（論理「１」）にする。回線共通制御部３はFIFO制御部
１−１ないし１−８をスキャンしており、FIFO制御部１
−１のスキャンで割込み要求線400−１により割込みを
検出すると、回線共通制御部３はFSTR14−１を読み出
す。FSTR14−１には、FIFO制御部１−１から回線共通制
御部３への送信キャラクタ要求ビット、受信キャラクタ
引取り要求ビット、回線アダプタ２−１からの送受信割
込みをそのまま表示する送受信割込み要求ビットと受信
割込み要求ビットおよび周辺割込み要求ビットとの５ビ
ットからなり、回線共通制御部３はFSTR14−１を読出し
て送信キャラクタ要求ビットがオンであれば、有効表示
フラグと共に送信データの４バイトを連続して送信FIFO
メモリ11−１に書込む。送信FIFOメモリ11−１には送信
データがTCR0、TCR1、……、TCR3の順に書込まれる。有
効表示フラグB0がオンの場合はTCR0が有効なキャラクタ
であることを示し、B0がオフの場合はTCR0が無効データ
であることを示す。同様にB1とTCR1が対応し、B2とTCR2
が対応し、B3とTCR3が対応する。
次に、回線アダプタ２−１から割込み要求線500−１を
介してFIFO制御部１−１に割込み要求があると、回線ア
ダプタ２−１のステータスレジスタを読出しLSTR15−１
に保持する。回線アダプタ２−１のステータスには、送
信キャラクタ要求ビット、受信キャラクタ引取り要求ビ
ット、送信割込みビット、受信割込みビットおよび周辺
割込みビットからなるが、送信割込みビット、受信割込
みビットおよび周辺割込みビットはLSTR15−１に読出す
ときと同時にLSTR14−１にもセットされる。送信FIFOメ
モリ11−１に１バイト以上がスタックされていてかつLS
TR15−１に送信キャラクタ要求ビットがセットされてい
ると、制御回路18−１によって送信FIFOメモリ11−１か
ら１バイト（TCR0）を読出し、有効表示フラグB0がオン
であれば、データバス300−１を介して回線アダプタ２
−１の送信キャラクタレジスタに書込み、LSTR15−１の
送信キャラクタ要求ビットをリセットして送信動作を終
了する。ここで、TCR0に対応する有効表示フラグB0がオ
フであれば、送信FIFOメモリ１−１からTCR0の空読出し
を行い、さらにTCR1を読出して対応する有効表示フラグ
B1がオンであれば、回線アダプタ２−１の送信キャラク
タレジスタに書込む。このように送信FIFOメモリ11−１
から読出した有効表示フラグがオンになるまで空読出し
を行い、有効な送信キャラクタのみを回線アダプタ２−
１へ転送する。回線アダプタ２から送信要求がある毎に
同様の動作を繰返す。
介してFIFO制御部１−１に割込み要求があると、回線ア
ダプタ２−１のステータスレジスタを読出しLSTR15−１
に保持する。回線アダプタ２−１のステータスには、送
信キャラクタ要求ビット、受信キャラクタ引取り要求ビ
ット、送信割込みビット、受信割込みビットおよび周辺
割込みビットからなるが、送信割込みビット、受信割込
みビットおよび周辺割込みビットはLSTR15−１に読出す
ときと同時にLSTR14−１にもセットされる。送信FIFOメ
モリ11−１に１バイト以上がスタックされていてかつLS
TR15−１に送信キャラクタ要求ビットがセットされてい
ると、制御回路18−１によって送信FIFOメモリ11−１か
ら１バイト（TCR0）を読出し、有効表示フラグB0がオン
であれば、データバス300−１を介して回線アダプタ２
−１の送信キャラクタレジスタに書込み、LSTR15−１の
送信キャラクタ要求ビットをリセットして送信動作を終
了する。ここで、TCR0に対応する有効表示フラグB0がオ
フであれば、送信FIFOメモリ１−１からTCR0の空読出し
を行い、さらにTCR1を読出して対応する有効表示フラグ
B1がオンであれば、回線アダプタ２−１の送信キャラク
タレジスタに書込む。このように送信FIFOメモリ11−１
から読出した有効表示フラグがオンになるまで空読出し
を行い、有効な送信キャラクタのみを回線アダプタ２−
１へ転送する。回線アダプタ２から送信要求がある毎に
同様の動作を繰返す。
以上のようにして送信キャラクタを転送してゆき、回線
共通制御部３がEOCR19−１に送信終了のコマンドを書込
むと前述の送信割込みマスクをオンにし、送信FIFOメモ
リ11−１から回線共通制御部３への送信要求を抑止し、
送信FIFOメモリ11−１に送信データを書込まないように
する。そして送信FIFOメモリ11−１にスタックされてい
るすべての有効な送信キャラクタを回線アダプタ２−１
へ転送すると、EOCR19−１の送信終了のコマンドを回線
アダプタ２−１のコマンドレジスタに書込み、同時に送
信割込みマスクを再び解除し、回線共通制御部３から送
信FIFOメモリ11−１への送信データの転送を可能にす
る。
共通制御部３がEOCR19−１に送信終了のコマンドを書込
むと前述の送信割込みマスクをオンにし、送信FIFOメモ
リ11−１から回線共通制御部３への送信要求を抑止し、
送信FIFOメモリ11−１に送信データを書込まないように
する。そして送信FIFOメモリ11−１にスタックされてい
るすべての有効な送信キャラクタを回線アダプタ２−１
へ転送すると、EOCR19−１の送信終了のコマンドを回線
アダプタ２−１のコマンドレジスタに書込み、同時に送
信割込みマスクを再び解除し、回線共通制御部３から送
信FIFOメモリ11−１への送信データの転送を可能にす
る。
次に、受信の場合について説明する。回線共通制御部３
から双方向ドライバ13−１を介して受信部初期設定およ
び受信制御のコマンドが同線アダプタ２−１に書込まれ
ると、受信可能状態になる。回線アダプタ２−１で１キ
ャラクタを受信すると、FIFO制御部１−１に割込み要求
線500−１を介して処理要求を行う。FIFO制御部１−１
はこの割込みを検出すると、LSTR15−１に回線アダプタ
のステータスを読出してセットし、ステータスの受信キ
ャラクタ引取り要求ビットがオンであれば、回線アダプ
タ２−１の受信キャラクタレジスタから１キャラクタ読
出し、受信FIFOメモリ12−１に有効表示フラグをオンと
してスタックし、LSTR15−１の受信キャラクタ引取り要
求ビットをリセットする。以後同様に、回線アダプタ２
−１から受信キャラクタ引取り要求がある毎に受信FIFO
メモリ12−１にスタックしてゆく。ここで、受信FIFOメ
モリ12−１にRCRiのキャラクタまでスタックし、その後
に回線アダプタから受信割込み要求があると、RCRi＋１
からRCR3までのキャラクタにはダミーのデータが書込ま
れ、対応する有効表示フラグはB0ないしBiまでをオンに
し、Bi＋１ないしB3までをオフにしてスタックする。こ
のように受信FIFOメモリ12−１に４バイトの受信キャラ
クタがスタックされると、制御回路18−１によりFSTR14
−１の受信キャラクタ引取り要求ビットをオンにし、割
込み線400−１を介して回線共通制御部３に割込み要求
を行う。回線共通制御部３はFIFO制御部１−１をスキャ
ンしたときに割込み要求があることを検出すると、FSTR
14−１を読出し、FSTR14−１の各ビットを調査して受信
キャラクタ引取り要求ビットがオンであれば、受信FIFO
メモリ12−１から４バイトを連続してRCR0からRCR3の順
に読出す。回線共通制御部３では、有効表示フラグに従
って有効な受信キャラクタのみをBM5へ転送する。
から双方向ドライバ13−１を介して受信部初期設定およ
び受信制御のコマンドが同線アダプタ２−１に書込まれ
ると、受信可能状態になる。回線アダプタ２−１で１キ
ャラクタを受信すると、FIFO制御部１−１に割込み要求
線500−１を介して処理要求を行う。FIFO制御部１−１
はこの割込みを検出すると、LSTR15−１に回線アダプタ
のステータスを読出してセットし、ステータスの受信キ
ャラクタ引取り要求ビットがオンであれば、回線アダプ
タ２−１の受信キャラクタレジスタから１キャラクタ読
出し、受信FIFOメモリ12−１に有効表示フラグをオンと
してスタックし、LSTR15−１の受信キャラクタ引取り要
求ビットをリセットする。以後同様に、回線アダプタ２
−１から受信キャラクタ引取り要求がある毎に受信FIFO
メモリ12−１にスタックしてゆく。ここで、受信FIFOメ
モリ12−１にRCRiのキャラクタまでスタックし、その後
に回線アダプタから受信割込み要求があると、RCRi＋１
からRCR3までのキャラクタにはダミーのデータが書込ま
れ、対応する有効表示フラグはB0ないしBiまでをオンに
し、Bi＋１ないしB3までをオフにしてスタックする。こ
のように受信FIFOメモリ12−１に４バイトの受信キャラ
クタがスタックされると、制御回路18−１によりFSTR14
−１の受信キャラクタ引取り要求ビットをオンにし、割
込み線400−１を介して回線共通制御部３に割込み要求
を行う。回線共通制御部３はFIFO制御部１−１をスキャ
ンしたときに割込み要求があることを検出すると、FSTR
14−１を読出し、FSTR14−１の各ビットを調査して受信
キャラクタ引取り要求ビットがオンであれば、受信FIFO
メモリ12−１から４バイトを連続してRCR0からRCR3の順
に読出す。回線共通制御部３では、有効表示フラグに従
って有効な受信キャラクタのみをBM5へ転送する。
以上、送信と受信について説明したが、送信FIFOメモリ
11−１および受信FIFOメモリ12−１にはFIFOメモリの残
りバイト数に空があれば、TCR0ないしTCR3あるいはRCR0
ないしRCR3をそれぞれ１組以上スタックすることも可能
である。また、前述したように、回線共通制御部３がFS
TR14−１を読出したときに送信割込みビット、受信割込
みビットおよび周辺割込みビットのいずれかがオンであ
る場合は、回線共通制御部３は回線アダプタ２−１から
双方向ドライバ13−１を介して送信割込み要因レジス
タ、受信割込み要因レジスタおよび周辺割込み要因レジ
スタを読出し、MP6に処理要求を行い、回線状態を制御
する。
11−１および受信FIFOメモリ12−１にはFIFOメモリの残
りバイト数に空があれば、TCR0ないしTCR3あるいはRCR0
ないしRCR3をそれぞれ１組以上スタックすることも可能
である。また、前述したように、回線共通制御部３がFS
TR14−１を読出したときに送信割込みビット、受信割込
みビットおよび周辺割込みビットのいずれかがオンであ
る場合は、回線共通制御部３は回線アダプタ２−１から
双方向ドライバ13−１を介して送信割込み要因レジス
タ、受信割込み要因レジスタおよび周辺割込み要因レジ
スタを読出し、MP6に処理要求を行い、回線状態を制御
する。
次に、回線アダプタについて説明をする。第６図はHDLC
手順の送受信を行う回線アダプタの構成を示すブロック
構成図である。入出力制御回路21−１は回線アダプタ内
のリードまたはライド可能なレジスタの入出力制御を行
う回路であり、信号D0ないしD7はデータバス300−１と
授受され、アドレスA0ないしA2はリードレジスタ22′−
１またはライトレジスタ22−１のアドレスである。制御
線RDは読出しであることを指示する制御線であり、制御
線WRは書込みであることを指示する制御線である。ライ
トレジスタ22−１にはコマンドレジスタ、リセットレジ
スタおよび送信キャラクタレジスタがあり、コマンドレ
ジスタは回線アダプタの動作を制御するレジスタであ
り、リセットレジスタは回線アダプタ全体を初期状態に
するレジスタであり、送信キャラクタレジスタは送信キ
ャラクタを書込むレジスタである。リードレジスタ22′
−１には６種類のレジスタがあり、この内ステータスレ
ジスタは周辺割込みビット、送信キャラクタ要求ビッ
ト、送信割込みビット、受信割込みビットおよび受信キ
ャラクタ引取り要求ビットの５ビットからなり、それぞ
れ周辺割込みレジスタに割込み要因がセットされている
こと、送信キャラクタレジスタの書込み要求、送信割込
みレジスタに割込み要因がセットされていること、受信
割込みレジスタに割込み要因がセットされていることお
よび受信キャラクタレジスタからの受信データの引取り
要求が表示されている。周辺状態レジスタは周辺入力ピ
ンP11ないしP15の状態を表示している。INT信号はステ
ータスレジスタの各ビットをオアした信号であり、いず
れかの割込みがあることを示している。
手順の送受信を行う回線アダプタの構成を示すブロック
構成図である。入出力制御回路21−１は回線アダプタ内
のリードまたはライド可能なレジスタの入出力制御を行
う回路であり、信号D0ないしD7はデータバス300−１と
授受され、アドレスA0ないしA2はリードレジスタ22′−
１またはライトレジスタ22−１のアドレスである。制御
線RDは読出しであることを指示する制御線であり、制御
線WRは書込みであることを指示する制御線である。ライ
トレジスタ22−１にはコマンドレジスタ、リセットレジ
スタおよび送信キャラクタレジスタがあり、コマンドレ
ジスタは回線アダプタの動作を制御するレジスタであ
り、リセットレジスタは回線アダプタ全体を初期状態に
するレジスタであり、送信キャラクタレジスタは送信キ
ャラクタを書込むレジスタである。リードレジスタ22′
−１には６種類のレジスタがあり、この内ステータスレ
ジスタは周辺割込みビット、送信キャラクタ要求ビッ
ト、送信割込みビット、受信割込みビットおよび受信キ
ャラクタ引取り要求ビットの５ビットからなり、それぞ
れ周辺割込みレジスタに割込み要因がセットされている
こと、送信キャラクタレジスタの書込み要求、送信割込
みレジスタに割込み要因がセットされていること、受信
割込みレジスタに割込み要因がセットされていることお
よび受信キャラクタレジスタからの受信データの引取り
要求が表示されている。周辺状態レジスタは周辺入力ピ
ンP11ないしP15の状態を表示している。INT信号はステ
ータスレジスタの各ビットをオアした信号であり、いず
れかの割込みがあることを示している。
送信キャラクタレジスタに送信データがセットされる
と、送受信制御回路24−１によって内部データバス700
−１を介して送信回路25−１の送信シフトレジスタに書
込まれ、ここで並列直列の変換を行い、ドライバ回路27
−１を介して回線へ送出される。ドライバ回路27−１は
送信データのコード変換およびレベル変換を行う。受信
時には、レシーバ回路28−１で回線上のデータをレベル
変換およびコード変換し、送受信制御回路24−１により
受信回路26−１の受信シフトレジスタに１ビットずつシ
フトし、１キャラクタ受信すると内部データバス700−
１を介してリードレジスタ22′−１の受信キャラクタレ
ジスタにセットされて、ステータスレジスタの受信デー
タ引取り要求のビットをオンにして割込み要求を行う。
と、送受信制御回路24−１によって内部データバス700
−１を介して送信回路25−１の送信シフトレジスタに書
込まれ、ここで並列直列の変換を行い、ドライバ回路27
−１を介して回線へ送出される。ドライバ回路27−１は
送信データのコード変換およびレベル変換を行う。受信
時には、レシーバ回路28−１で回線上のデータをレベル
変換およびコード変換し、送受信制御回路24−１により
受信回路26−１の受信シフトレジスタに１ビットずつシ
フトし、１キャラクタ受信すると内部データバス700−
１を介してリードレジスタ22′−１の受信キャラクタレ
ジスタにセットされて、ステータスレジスタの受信デー
タ引取り要求のビットをオンにして割込み要求を行う。
本発明は、以上説明したように、回線共通制御部と回線
アダプタとの間にFIFO制御部を設けて、回線共通制御部
とFIFO制御部とのデータ転送をあらかじめ定めた送受信
単位のデータについて送受信データごとの有効無効を示
す情報とともに行うため、たとえデータが送信単位の途
中で終了しても無効なデータを送信することはないた
め、データの送受信を正確に行うことができる効果があ
る。また、回線共通制御部のハードウェアの変更を最小
限とし、多数の回線アダプタあるいは高速の回線アダプ
タを接続可能にする効果がある。
アダプタとの間にFIFO制御部を設けて、回線共通制御部
とFIFO制御部とのデータ転送をあらかじめ定めた送受信
単位のデータについて送受信データごとの有効無効を示
す情報とともに行うため、たとえデータが送信単位の途
中で終了しても無効なデータを送信することはないた
め、データの送受信を正確に行うことができる効果があ
る。また、回線共通制御部のハードウェアの変更を最小
限とし、多数の回線アダプタあるいは高速の回線アダプ
タを接続可能にする効果がある。
第１図は本発明実施例装置の構成を示すブロック構成
図。 第２図は第一実施例のFIFO制御部の構成を示すブロック
構成図。 第３図および第４図はTBPおよびRBPのフォーマット図。 第５図は第二実施例のFIFO制御部の構成を示すブロック
構成図。 第６図は回線アダプタの構成を示すブロック構成図。 １……FIFO制御部、２……回線アダプタ、３……回線共
通制御部、４……インタフェース制御部（IFC）、５…
…バッファメモリ（BM）、６……マイクロプロセッサ
（MP）、11……送信FIFOメモリ、12……受信FIFOメモ
リ、13……双方向ドライバ、14……ステータスレジスタ
（FSTR）、15……レジスタ（LSTR）、16……レジスタ
（TBPR）、17……レジスタ（RBPR）、18……制御回路、
19……レジスタ（EOCR）、21……入出力制御回路、22…
…ライトレジスタ、22′……リードレジスタ、23……割
込み制御回路、24……送受信制御回路、25……送信回
路、26……受信回路、27……ドライバ回路、28……レシ
ーバ回路、29……周辺入出力制御回路、100……プロセ
ッサバス、200、300……データバス、400、500……割込
み要求線、600……送信終了のコマンド書込み線、700…
…内部データバス。
図。 第２図は第一実施例のFIFO制御部の構成を示すブロック
構成図。 第３図および第４図はTBPおよびRBPのフォーマット図。 第５図は第二実施例のFIFO制御部の構成を示すブロック
構成図。 第６図は回線アダプタの構成を示すブロック構成図。 １……FIFO制御部、２……回線アダプタ、３……回線共
通制御部、４……インタフェース制御部（IFC）、５…
…バッファメモリ（BM）、６……マイクロプロセッサ
（MP）、11……送信FIFOメモリ、12……受信FIFOメモ
リ、13……双方向ドライバ、14……ステータスレジスタ
（FSTR）、15……レジスタ（LSTR）、16……レジスタ
（TBPR）、17……レジスタ（RBPR）、18……制御回路、
19……レジスタ（EOCR）、21……入出力制御回路、22…
…ライトレジスタ、22′……リードレジスタ、23……割
込み制御回路、24……送受信制御回路、25……送信回
路、26……受信回路、27……ドライバ回路、28……レシ
ーバ回路、29……周辺入出力制御回路、100……プロセ
ッサバス、200、300……データバス、400、500……割込
み要求線、600……送信終了のコマンド書込み線、700…
…内部データバス。
Claims (3)
- 【請求項１】複数の通信回路のそれぞれに接続された回
線アダプタ（２−１〜２−８）と、 上位装置とこの回線アダプタとの間の経路を設定する回
線共通制御部（３）とを備えた通信制御装置において、 上記回線共通制御部と上記回線アダプタとの間の送信経
路に挿入された先入れ先出しメモリである第一のメモリ
（11）と、 上記回線共通制御部と上記回線アダプタとの間の受信経
路に挿入された先入れ先出しメモリである第二のメモリ
（12）と、 上記第一および第二のメモリを制御する制御手段と を備え、 上記制御手段は、 送信データの１キャラタごとに送信データの有効無効を
示す有効表示情報を含む所定キャラクタ数の送信データ
を上記回線共通制御部から上記第一のメモリに書込み、
有効表示情報が有効であることを示す送信データを１キ
ャラクタごとにこの第一のメモリに接続された回線アダ
プタに転送する手段と、 受信データの１キャラクタごとに付された受信データの
有効無効を示す有効表示情報と共に受信データを１キャ
ラクタごとに上記第二のメモリに書込み、この第二のメ
モリに所定のキャラクタ数がスタックされたときに、有
効表示情報が有効であることを示す受信データを１キャ
ラクタごとに上記回線共通制御部に転送する手段と を含む ことを特徴とする通信制御装置。 - 【請求項２】有効表示情報は送信データおよび受信デー
タのそれぞれのキャラクタに付加された有効フラグであ
る特許請求の範囲第（１）項に記載の通信制御装置。 - 【請求項３】有効表示情報は送信データに含まれる送信
制御情報および受信データに含まれる受信制御情報であ
る特許請求の範囲第（１）項記載の通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186670A JPH06105923B2 (ja) | 1986-08-08 | 1986-08-08 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186670A JPH06105923B2 (ja) | 1986-08-08 | 1986-08-08 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342546A JPS6342546A (ja) | 1988-02-23 |
| JPH06105923B2 true JPH06105923B2 (ja) | 1994-12-21 |
Family
ID=16192605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186670A Expired - Lifetime JPH06105923B2 (ja) | 1986-08-08 | 1986-08-08 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105923B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56763A (en) * | 1979-06-15 | 1981-01-07 | Nec Corp | Line connector |
| JPS58120346A (ja) * | 1982-01-11 | 1983-07-18 | Nec Corp | 回線アダプタ |
| JPS58120347A (ja) * | 1982-01-11 | 1983-07-18 | Nec Corp | 回線アダプタ |
-
1986
- 1986-08-08 JP JP61186670A patent/JPH06105923B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6342546A (ja) | 1988-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |