JPH06105238A - Ｍｏｓ型固体撮像素子及びそのドライブ回路 - Google Patents
Ｍｏｓ型固体撮像素子及びそのドライブ回路Info
- Publication number
- JPH06105238A JPH06105238A JP4255038A JP25503892A JPH06105238A JP H06105238 A JPH06105238 A JP H06105238A JP 4255038 A JP4255038 A JP 4255038A JP 25503892 A JP25503892 A JP 25503892A JP H06105238 A JPH06105238 A JP H06105238A
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- shift register
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- mos transistor
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Abstract
(57)【要約】
【目的】 ＭＯＳ型固体撮像素子において、その垂直シ
フトレジスタ及び水平シフトレジスタを構成するダイナ
ミックシフトレジスタの光入射による誤動作を防止す
る。 【構成】 ダイナミックシフトレジスタの少なくともト
ランスファゲート回路を構成するＭＯＳトランジスタに
おいて、そのインバータ回路側のソースドレイン領域５
３のＡｌ配線５７の一部５７Ａを遮光層としてソースド
レイン領域５３及びゲート電極５５上を覆うように延長
形成して構成する。
フトレジスタ及び水平シフトレジスタを構成するダイナ
ミックシフトレジスタの光入射による誤動作を防止す
る。 【構成】 ダイナミックシフトレジスタの少なくともト
ランスファゲート回路を構成するＭＯＳトランジスタに
おいて、そのインバータ回路側のソースドレイン領域５
３のＡｌ配線５７の一部５７Ａを遮光層としてソースド
レイン領域５３及びゲート電極５５上を覆うように延長
形成して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、増幅型固体撮像素子及
びそのドライブ回路に関する。
びそのドライブ回路に関する。
【０００２】
【従来の技術】図５は、増幅型固体撮像素子即ちＭＯＳ
型固体撮像素子の回路構成を示す。この固体撮像素子１
は、水平及び垂直方向にマトリックス状に配列され、入
射光量に応じて信号電荷を蓄積する画素となる複数の光
電変換部即ちフォトダイオード２と、各フォトダイオー
ド２に接続され、該フォトダイオード２からの信号電荷
を増幅して出力する増幅用ＭＯＳトランジスタ（垂直ス
イッチング用ＭＯＳトランジスタを兼ねる）３と、垂直
選択線４に接続された垂直シフトレジスタ５と、信号線
６に接続された水平シフトレジスタ７とを備えて成る。
型固体撮像素子の回路構成を示す。この固体撮像素子１
は、水平及び垂直方向にマトリックス状に配列され、入
射光量に応じて信号電荷を蓄積する画素となる複数の光
電変換部即ちフォトダイオード２と、各フォトダイオー
ド２に接続され、該フォトダイオード２からの信号電荷
を増幅して出力する増幅用ＭＯＳトランジスタ（垂直ス
イッチング用ＭＯＳトランジスタを兼ねる）３と、垂直
選択線４に接続された垂直シフトレジスタ５と、信号線
６に接続された水平シフトレジスタ７とを備えて成る。
【０００３】各増幅用ＭＯＳトランジスタ３は、そのゲ
ート部が水平ライン毎に対応する垂直選択線４に夫々接
続され、その出力側のソースドレイン部が垂直ライン毎
に対応する信号線６に夫々接続される。各信号線６は水
平スイッチング用ＭＯＳトランジスタ８を介して出力線
９に接続され、各水平スイッチング用ＭＯＳトランジス
タ８のゲート部が水平シフトレジスタ７に接続される。
ｔ1 は出力端子、１０は出力端子ｔ1 に接続された負荷
抵抗、１１は電源を示す。
ート部が水平ライン毎に対応する垂直選択線４に夫々接
続され、その出力側のソースドレイン部が垂直ライン毎
に対応する信号線６に夫々接続される。各信号線６は水
平スイッチング用ＭＯＳトランジスタ８を介して出力線
９に接続され、各水平スイッチング用ＭＯＳトランジス
タ８のゲート部が水平シフトレジスタ７に接続される。
ｔ1 は出力端子、１０は出力端子ｔ1 に接続された負荷
抵抗、１１は電源を示す。
【０００４】この固体撮像素子１では、垂直シフトレジ
スタ５からの選択パルスが順次垂直選択線４に印加され
て順次水平ライン毎の画素の増幅用ＭＯＳトランジスタ
３が選択され（即ちオンし）、同時に、水平シフトレジ
スタ７からの選択パルスで順次水平スイッチング用ＭＯ
Ｓトランジスタ９が選択される（即ちオンする）ことに
より、各フォトダイオード２で光電変換された信号電荷
が増幅用ＭＯＳトランジスタ３−信号線６−水平スイッ
チング用ＭＯＳトランジスタ８−出力線９を経て負荷抵
抗１０に流れ、出力端子ｔ1 より順次信号電圧として出
力するようになされる。
スタ５からの選択パルスが順次垂直選択線４に印加され
て順次水平ライン毎の画素の増幅用ＭＯＳトランジスタ
３が選択され（即ちオンし）、同時に、水平シフトレジ
スタ７からの選択パルスで順次水平スイッチング用ＭＯ
Ｓトランジスタ９が選択される（即ちオンする）ことに
より、各フォトダイオード２で光電変換された信号電荷
が増幅用ＭＯＳトランジスタ３−信号線６−水平スイッ
チング用ＭＯＳトランジスタ８−出力線９を経て負荷抵
抗１０に流れ、出力端子ｔ1 より順次信号電圧として出
力するようになされる。
【０００５】この垂直シフトレジスタ５及び水平シフト
レジスタ７には、図６に示すダイナミックシフトレジス
タ１３が主に使用される。例えば、垂直シフトレジスタ
５は図３のダイナミックレジスタ１３を垂直選択線４の
本数分、直列に接続して構成され、水平シフトレジスタ
７はダイナミックシフトレジスタ１３を信号線６の本数
分、直列に接続して構成される。
レジスタ７には、図６に示すダイナミックシフトレジス
タ１３が主に使用される。例えば、垂直シフトレジスタ
５は図３のダイナミックレジスタ１３を垂直選択線４の
本数分、直列に接続して構成され、水平シフトレジスタ
７はダイナミックシフトレジスタ１３を信号線６の本数
分、直列に接続して構成される。
【０００６】このダイナミックシフトレジスタ１３の基
本回路は、図６に示すように、ＰチャンネルＭＯＳトラ
ンジスタＱ1 とＮチャンネルＭＯＳトランジスタＱ2 を
並列接続し、両ＭＯＳトランジスタＱ1 及びＱ2 のゲー
ト部に夫々互いに逆極性のシフトクロックパルスｉφ
CK1 及びφCK1 （ｉは反転を示す）を印加するようにし
てなるトランスファゲート回路１４と、このトランスフ
ァゲート回路１４の出力側に接続され、ＰチャンネルＭ
ＯＳトランジスタＱ3 とＮチャンネルＭＯＳトランジス
タＱ4 を直列接続してなるインバータ回路１５とからな
る回路構成、即ち、トランスファゲート回路１４の入力
端子ｔinからの入力信号をシフトクロックパルスに同期
して遅延させ且つ反転させる同期遅延反転回路１６をハ
ーフビットとして、この同期遅延反転回路１６を２個、
直列接続して１ビットのダイナミックシフトレジスタと
なるように構成される。後段のトランスファゲート回路
１４の両ＭＯＳトランジスタＱ1 及びＱ2 のゲート部に
は互いに逆極性のシフトクロックパルスｉφCK2 及びφ
CK2 が印加される。ｔout は出力端子である。
本回路は、図６に示すように、ＰチャンネルＭＯＳトラ
ンジスタＱ1 とＮチャンネルＭＯＳトランジスタＱ2 を
並列接続し、両ＭＯＳトランジスタＱ1 及びＱ2 のゲー
ト部に夫々互いに逆極性のシフトクロックパルスｉφ
CK1 及びφCK1 （ｉは反転を示す）を印加するようにし
てなるトランスファゲート回路１４と、このトランスフ
ァゲート回路１４の出力側に接続され、ＰチャンネルＭ
ＯＳトランジスタＱ3 とＮチャンネルＭＯＳトランジス
タＱ4 を直列接続してなるインバータ回路１５とからな
る回路構成、即ち、トランスファゲート回路１４の入力
端子ｔinからの入力信号をシフトクロックパルスに同期
して遅延させ且つ反転させる同期遅延反転回路１６をハ
ーフビットとして、この同期遅延反転回路１６を２個、
直列接続して１ビットのダイナミックシフトレジスタと
なるように構成される。後段のトランスファゲート回路
１４の両ＭＯＳトランジスタＱ1 及びＱ2 のゲート部に
は互いに逆極性のシフトクロックパルスｉφCK2 及びφ
CK2 が印加される。ｔout は出力端子である。
【０００７】このダイナミックシフトレジスタ１３の動
作を図７Ａのタイミングチャートを用いて説明する。前
段のトランスファゲート回路１４の入力端子ｔinに入力
パルスφin（図７（ホ）参照）が供給され、時点ｔ1 で
そのトランスファゲート回路１４の両ＭＯＳトランジス
タＱ1 及びＱ2 に夫々逆極性のシフトクロックパルスｉ
φCK1 及びφCK1 （図７（イ）、（ロ）参照）が印加さ
れ、両ＭＯＳトランジスタＱ1 及びＱ2 がオンすると、
インバータ回路１５の入力ゲートＧ1 に入力パルスφin
の電圧（高レベル）が印加される。その後、シフトクロ
ックパルスｉφ CK1 及びφCK1 が低レベルとなり、両Ｍ
ＯＳトランジスタＱ1 及びＱ2 がオフする。インバータ
回路１５の入力ゲートＧ1 の電位ＶG1（図７（ヘ）参
照）は、そのＭＯＳトランジスタＱ3 及びＱ4 のゲート
絶縁膜容量に蓄えられたわずかな電荷により、時点ｔ3
でシフトクロックパルスｉφCK1 及びφCK1 が印加され
るまでホールドされる。そして、前段のインバータ回路
１５の出力端Ｔより反転パルスφT （図７（ト）参照）
が得られる。この操作が次段のハーフビットでも時間を
ずらせて同様に行なわれる。即ち、次段のトランスファ
ゲート回路１４に前段の反転パルスφT が入力され、時
点ｔ2 で次段のトランスファゲート回路１４の両ＭＯＳ
トランジスタＱ1 及びＱ2 のゲート部に逆極性のシフト
クロックパルスｉφCK2 及びφCK2 （図７（ハ）、
（ニ）参照）が印加されて、両ＭＯＳトランジスタＱ1
及びＱ2 がオンし、インバータ回路１５の入力ゲートＧ
2 が入力されて反転パルスφT の電圧にホールドされ
る。即ち、入力ゲートＧ2 の電位ＶG2が次のシフトクロ
ックパルスｉφCK2 及びφCK2 が印加される時点ｔ4 ま
でホールドされ、インバータ回路１５の出力端子ｔout
から出力パルス即ち目的の選択パルスφout が出力され
る。これによって基本回路のダイナミックシフトレジス
タとしての動作が完了する。
作を図７Ａのタイミングチャートを用いて説明する。前
段のトランスファゲート回路１４の入力端子ｔinに入力
パルスφin（図７（ホ）参照）が供給され、時点ｔ1 で
そのトランスファゲート回路１４の両ＭＯＳトランジス
タＱ1 及びＱ2 に夫々逆極性のシフトクロックパルスｉ
φCK1 及びφCK1 （図７（イ）、（ロ）参照）が印加さ
れ、両ＭＯＳトランジスタＱ1 及びＱ2 がオンすると、
インバータ回路１５の入力ゲートＧ1 に入力パルスφin
の電圧（高レベル）が印加される。その後、シフトクロ
ックパルスｉφ CK1 及びφCK1 が低レベルとなり、両Ｍ
ＯＳトランジスタＱ1 及びＱ2 がオフする。インバータ
回路１５の入力ゲートＧ1 の電位ＶG1（図７（ヘ）参
照）は、そのＭＯＳトランジスタＱ3 及びＱ4 のゲート
絶縁膜容量に蓄えられたわずかな電荷により、時点ｔ3
でシフトクロックパルスｉφCK1 及びφCK1 が印加され
るまでホールドされる。そして、前段のインバータ回路
１５の出力端Ｔより反転パルスφT （図７（ト）参照）
が得られる。この操作が次段のハーフビットでも時間を
ずらせて同様に行なわれる。即ち、次段のトランスファ
ゲート回路１４に前段の反転パルスφT が入力され、時
点ｔ2 で次段のトランスファゲート回路１４の両ＭＯＳ
トランジスタＱ1 及びＱ2 のゲート部に逆極性のシフト
クロックパルスｉφCK2 及びφCK2 （図７（ハ）、
（ニ）参照）が印加されて、両ＭＯＳトランジスタＱ1
及びＱ2 がオンし、インバータ回路１５の入力ゲートＧ
2 が入力されて反転パルスφT の電圧にホールドされ
る。即ち、入力ゲートＧ2 の電位ＶG2が次のシフトクロ
ックパルスｉφCK2 及びφCK2 が印加される時点ｔ4 ま
でホールドされ、インバータ回路１５の出力端子ｔout
から出力パルス即ち目的の選択パルスφout が出力され
る。これによって基本回路のダイナミックシフトレジス
タとしての動作が完了する。
【０００８】一方、トランスファゲート回路１４を構成
するＭＯＳトランジスタの断面構造を図４に示す。同図
はＮチャンネルＭＯＳトランジスタＱ2 を示す。このＭ
ＯＳトランジスタＱ2 は、Ｐ形半導体基板２１の一主面
に１対のＮ形のソースドレイン領域２２及び２３を形成
し、両領域２２及び２３間の基板２１上に、ゲート絶縁
膜２４を介して例えば多結晶シリコンによるゲート電極
２５を形成し、一方のソースドレイン領域２２に入力端
子ｔinと接続するＡｌ配線２６をオーミック接続し、他
方のソースドレイン領域２３にインバータ回路の入力ゲ
ートに接続するＡｌ配線２７をオーミック接続して構成
される。２８は選択酸化によるフィールド絶縁層、２９
は絶縁膜である。
するＭＯＳトランジスタの断面構造を図４に示す。同図
はＮチャンネルＭＯＳトランジスタＱ2 を示す。このＭ
ＯＳトランジスタＱ2 は、Ｐ形半導体基板２１の一主面
に１対のＮ形のソースドレイン領域２２及び２３を形成
し、両領域２２及び２３間の基板２１上に、ゲート絶縁
膜２４を介して例えば多結晶シリコンによるゲート電極
２５を形成し、一方のソースドレイン領域２２に入力端
子ｔinと接続するＡｌ配線２６をオーミック接続し、他
方のソースドレイン領域２３にインバータ回路の入力ゲ
ートに接続するＡｌ配線２７をオーミック接続して構成
される。２８は選択酸化によるフィールド絶縁層、２９
は絶縁膜である。
【０００９】
【発明が解決しようとする課題】ところで、上述したＭ
ＯＳ型などの固体撮像素子に使われるダイナミックシフ
トレジスタは、ＭＯＳトランジスタＱ3 及びＱ4 のゲー
ト絶縁膜容量に蓄えられたわずかな電荷を状態保持（即
ちホールド）に使うため、光起電流により状態が変わり
やすく、誤動作の原因になる。
ＯＳ型などの固体撮像素子に使われるダイナミックシフ
トレジスタは、ＭＯＳトランジスタＱ3 及びＱ4 のゲー
ト絶縁膜容量に蓄えられたわずかな電荷を状態保持（即
ちホールド）に使うため、光起電流により状態が変わり
やすく、誤動作の原因になる。
【００１０】即ち、固体撮像素子の撮像領域に強い光が
入射した場合、撮像領域の周りの垂直シフトレジスタ５
及び水平シフトレジスタ７にも光Ｌが漏れこむ。その光
Ｌがトランスファゲート回路１４のＭＯＳトランジスタ
Ｑ1 ，Ｑ2 に入射された場合、図５に示すように（但し
同図はＮチャンネルＭＯＳトランジスタＱ2 に例をと
る）、基板２１内で電子ｅとホールｈのペアが発生し、
ホールｈは基板２１側に吸収されるが、電子（即ち電
荷）ｅはインバータ回路の入力ゲートＧ1 に接続される
側のソースドレイン領域２３にも吸収される。この電荷
ｅにより、インバータ回路１５の入力ゲートＧ1 の電位
が電源と接地電位の中間に遷移し、図７Ｂのタイミング
チャートで示すように、正常なパルスが得られず、誤動
作が生ずる。
入射した場合、撮像領域の周りの垂直シフトレジスタ５
及び水平シフトレジスタ７にも光Ｌが漏れこむ。その光
Ｌがトランスファゲート回路１４のＭＯＳトランジスタ
Ｑ1 ，Ｑ2 に入射された場合、図５に示すように（但し
同図はＮチャンネルＭＯＳトランジスタＱ2 に例をと
る）、基板２１内で電子ｅとホールｈのペアが発生し、
ホールｈは基板２１側に吸収されるが、電子（即ち電
荷）ｅはインバータ回路の入力ゲートＧ1 に接続される
側のソースドレイン領域２３にも吸収される。この電荷
ｅにより、インバータ回路１５の入力ゲートＧ1 の電位
が電源と接地電位の中間に遷移し、図７Ｂのタイミング
チャートで示すように、正常なパルスが得られず、誤動
作が生ずる。
【００１１】ＰチャンネルＭＯＳトランジスタＱ1 の場
合には、図示せざるも光Ｌが入射したとき電荷としての
ホールｈが入力ゲートＧ1 側のソースドレイン領域に吸
収され、同様に誤動作を生ずる。
合には、図示せざるも光Ｌが入射したとき電荷としての
ホールｈが入力ゲートＧ1 側のソースドレイン領域に吸
収され、同様に誤動作を生ずる。
【００１２】従来、トランスファゲート回路のＭＯＳト
ランジスタ、特にそのソースドレイン領域に入る光を遮
るために、ソースドレイン領域と接続するＡｌ配線２
６，２７とは別に、遮光用Ａｌ層を設ける必要があっ
た。この場合、遮光用Ａｌ層をパターニングするマスク
と形成工程が必要であり、且つ遮光用Ａｌ層による表面
の段差のため、製造プロセスの難易度が上がってしまう
不都合があった。また、２層Ａｌ配線をこの固体撮像素
子に用いると、遮光用Ａｌ層が配線の邪魔になりプロセ
スのラインアンドスペース（プロセスルール）を著しく
難しいものにしてしまう。
ランジスタ、特にそのソースドレイン領域に入る光を遮
るために、ソースドレイン領域と接続するＡｌ配線２
６，２７とは別に、遮光用Ａｌ層を設ける必要があっ
た。この場合、遮光用Ａｌ層をパターニングするマスク
と形成工程が必要であり、且つ遮光用Ａｌ層による表面
の段差のため、製造プロセスの難易度が上がってしまう
不都合があった。また、２層Ａｌ配線をこの固体撮像素
子に用いると、遮光用Ａｌ層が配線の邪魔になりプロセ
スのラインアンドスペース（プロセスルール）を著しく
難しいものにしてしまう。
【００１３】本発明は、上述の点に鑑み、誤動作を生じ
させず、且つ製造プロセスを容易にした増幅型固体撮像
素子及びそのドライブ回路を提供するものである。
させず、且つ製造プロセスを容易にした増幅型固体撮像
素子及びそのドライブ回路を提供するものである。
【００１４】
【課題を解決するための手段】本発明に係る増幅型固体
撮像素子は、水平及び垂直方向にマトリックス状に２次
元配列された複数の画素の各画素毎に形成されると共に
入射光量に応じて信号電荷を蓄積する光電変換部３２
と、光電変換部３２から転送される信号電荷を増幅して
出力する増幅用ＭＯＳトランジスタ３３と、増幅用ＭＯ
Ｓトランジスタ３３に接続された垂直選択線３４を選択
する垂直シフトレジスタ３５と、増幅用ＭＯＳトランジ
スタ３５に接続された信号線を選択する水平シフトレジ
スタ３７とを具備し、垂直シフトレジスタ３５または水
平シフトレジスタが少なくとも第１導電形の半導体基板
の表面に形成した１対のソースドレイン部５２，５３と
絶縁層５４を介して形成したゲート部５５とからなるト
ランスファゲート用ＭＯＳトランジスタＱ1 ，Ｑ2 を有
し、トランスファゲート用ＭＯＳトランジスタ（Ｑ1，
Ｑ2 ）の一方のソースドレイン部５３に接続した導電層
５７を該一方のソースドレイン部５３及びゲート部５５
を遮光するように形成して構成する。
撮像素子は、水平及び垂直方向にマトリックス状に２次
元配列された複数の画素の各画素毎に形成されると共に
入射光量に応じて信号電荷を蓄積する光電変換部３２
と、光電変換部３２から転送される信号電荷を増幅して
出力する増幅用ＭＯＳトランジスタ３３と、増幅用ＭＯ
Ｓトランジスタ３３に接続された垂直選択線３４を選択
する垂直シフトレジスタ３５と、増幅用ＭＯＳトランジ
スタ３５に接続された信号線を選択する水平シフトレジ
スタ３７とを具備し、垂直シフトレジスタ３５または水
平シフトレジスタが少なくとも第１導電形の半導体基板
の表面に形成した１対のソースドレイン部５２，５３と
絶縁層５４を介して形成したゲート部５５とからなるト
ランスファゲート用ＭＯＳトランジスタＱ1 ，Ｑ2 を有
し、トランスファゲート用ＭＯＳトランジスタ（Ｑ1，
Ｑ2 ）の一方のソースドレイン部５３に接続した導電層
５７を該一方のソースドレイン部５３及びゲート部５５
を遮光するように形成して構成する。
【００１５】また、本発明に係る増幅型固体撮像素子の
ドライブ回路は、２つのＭＯＳトランジスタＱ1 ，Ｑ2
を並列接続してなるトランスファゲート回路４４と、２
つのＭＯＳトランジスタＱ3 ，Ｑ4 を直列接続してなる
インバータ回路４５とからなる同期遅延反転回路４６を
２個直列に接続して１ビットのダイナミックシフトレジ
スタ４３を構成し、少なくともトランスファゲート回路
４４におけるＭＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一方
のソースドレイン部５３に接続された導電層５７を該ソ
ースドレイン部５３及びゲート部５５を遮光するように
形成して構成する。
ドライブ回路は、２つのＭＯＳトランジスタＱ1 ，Ｑ2
を並列接続してなるトランスファゲート回路４４と、２
つのＭＯＳトランジスタＱ3 ，Ｑ4 を直列接続してなる
インバータ回路４５とからなる同期遅延反転回路４６を
２個直列に接続して１ビットのダイナミックシフトレジ
スタ４３を構成し、少なくともトランスファゲート回路
４４におけるＭＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一方
のソースドレイン部５３に接続された導電層５７を該ソ
ースドレイン部５３及びゲート部５５を遮光するように
形成して構成する。
【００１６】また、本発明に係る増幅型固体撮像素子
は、上記のドライブ回路で垂直シフトレジスタを構成す
る。
は、上記のドライブ回路で垂直シフトレジスタを構成す
る。
【００１７】さらに、本発明に係る増幅型固体撮像素子
は、上記のドライブ回路で水平シフトレジスタを構成す
る。
は、上記のドライブ回路で水平シフトレジスタを構成す
る。
【００１８】
【作用】本発明に係る増幅型固体撮像素子によれば、そ
の垂直シフトレジスタ３５または水平シフトレジスタ３
７を構成するトランスファゲート用ＭＯＳトランジスタ
（Ｑ1 ，Ｑ2 ）の一方のソースドレイン部５３に接続し
た導電層５７を該ソースドレイン部５３及びゲート部５
５を遮光するように延長して形成することにより、ソー
スドレイン部５３及びゲート部５５下への光の入射が阻
止され、従って、ソースドレイン部５３に光による電荷
の吸収がなく、光起電流による誤動作が防止される。ま
た遮光層がソースドレイン部の導電層５７の一部５７Ａ
で形成されるので、製造プロセスの簡易化が図れる。
の垂直シフトレジスタ３５または水平シフトレジスタ３
７を構成するトランスファゲート用ＭＯＳトランジスタ
（Ｑ1 ，Ｑ2 ）の一方のソースドレイン部５３に接続し
た導電層５７を該ソースドレイン部５３及びゲート部５
５を遮光するように延長して形成することにより、ソー
スドレイン部５３及びゲート部５５下への光の入射が阻
止され、従って、ソースドレイン部５３に光による電荷
の吸収がなく、光起電流による誤動作が防止される。ま
た遮光層がソースドレイン部の導電層５７の一部５７Ａ
で形成されるので、製造プロセスの簡易化が図れる。
【００１９】また、本発明のドライブ回路即ち、トラン
スファゲート回路４４とインバータ回路４５とからなる
同期遅延反転回路４６を２個直列に接続して１ビットの
ダイナミックレジスタ４３を構成するドライブ回路にお
いては、少なくともそのトランスファゲート回路４４に
おけるＭＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一方のソー
スドレイン部に接続された導電層をこのソースドレイン
部及びゲート部を遮光するように形成することにより、
ソースドレイン部５３及びゲート部５５への光の入射が
阻止され、光起電流による誤動作が阻止される。
スファゲート回路４４とインバータ回路４５とからなる
同期遅延反転回路４６を２個直列に接続して１ビットの
ダイナミックレジスタ４３を構成するドライブ回路にお
いては、少なくともそのトランスファゲート回路４４に
おけるＭＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一方のソー
スドレイン部に接続された導電層をこのソースドレイン
部及びゲート部を遮光するように形成することにより、
ソースドレイン部５３及びゲート部５５への光の入射が
阻止され、光起電流による誤動作が阻止される。
【００２０】また、本発明は、上記ドライブ回路で垂直
シフトレジスタ３５、または／及び水平シフトレジスタ
３７を構成することにより誤動作のない信頼の高い増幅
型固体撮像素子が得られる。
シフトレジスタ３５、または／及び水平シフトレジスタ
３７を構成することにより誤動作のない信頼の高い増幅
型固体撮像素子が得られる。
【００２１】
【実施例】以下、図１〜図３を参照して本発明の実施例
を説明する。本例はＭＯＳ型固体撮像素子に適用した場
合である。
を説明する。本例はＭＯＳ型固体撮像素子に適用した場
合である。
【００２２】本例に係るＭＯＳ型固体撮像素子は、図２
に示すように、前述と同様、水平及び垂直方向にマトリ
ックス状に配列され、入射光量に応じて信号電荷を蓄積
する画素となる複数の光電変換部即ちフォトダイオード
に３２と、各フォトダイオード３２に接続され、該フォ
トダイオード３２からの信号電荷を増幅して出力する増
幅用ＭＯＳトランジスタ（垂直スイッチング用ＭＯＳト
ランジスタを兼ねる）３３と、垂直選択線３４に接続さ
れた垂直シフトレジスタ３５と、信号線３６に接続され
た水平シフトレジスタ３７とを備えて成る。各増幅用Ｍ
ＯＳトランジスタ３３は、そのゲート部が水平ライン毎
に対応する垂直選択線３４に夫々接続され、その出力側
のソースドレイン部が垂直ライン毎に対応する信号線３
６に夫々接続される。各信号線３６は水平スイッチング
用ＭＯＳトランジスタ３８を介して出力線３９に接続さ
れ、各水平スイッチング用ＭＯＳトランジスタ３８のゲ
ート部が水平シフトレジスタ３７に接続される。ｔ11は
出力端子、４０は出力端子ｔ11に接続された負荷抵抗、
４１は電源を示す。
に示すように、前述と同様、水平及び垂直方向にマトリ
ックス状に配列され、入射光量に応じて信号電荷を蓄積
する画素となる複数の光電変換部即ちフォトダイオード
に３２と、各フォトダイオード３２に接続され、該フォ
トダイオード３２からの信号電荷を増幅して出力する増
幅用ＭＯＳトランジスタ（垂直スイッチング用ＭＯＳト
ランジスタを兼ねる）３３と、垂直選択線３４に接続さ
れた垂直シフトレジスタ３５と、信号線３６に接続され
た水平シフトレジスタ３７とを備えて成る。各増幅用Ｍ
ＯＳトランジスタ３３は、そのゲート部が水平ライン毎
に対応する垂直選択線３４に夫々接続され、その出力側
のソースドレイン部が垂直ライン毎に対応する信号線３
６に夫々接続される。各信号線３６は水平スイッチング
用ＭＯＳトランジスタ３８を介して出力線３９に接続さ
れ、各水平スイッチング用ＭＯＳトランジスタ３８のゲ
ート部が水平シフトレジスタ３７に接続される。ｔ11は
出力端子、４０は出力端子ｔ11に接続された負荷抵抗、
４１は電源を示す。
【００２３】この固体撮像素子３１も、垂直シフトレジ
スタ３５からの選択パルスが順次垂直選択線３４に印加
されて順次水平ライン毎の画素の増幅用ＭＯＳトランジ
スタ３３が選択され（即ちオンし）、同時に、水平シフ
トレジスタ３７からの選択パルスで順次水平スイッチン
グ用ＭＯＳトランジスタ３８が選択される（即ちオンす
る）ことにより、各フォトダイオード３２で光電変換さ
れた信号電荷が増幅用ＭＯＳトランジスタ３３−信号線
３６−水平スイッチング用ＭＯＳトランジスタ３８−出
力線３９を経て負荷抵抗４０に流れ、出力端子ｔ11より
順次信号電圧として出力するようになされる。
スタ３５からの選択パルスが順次垂直選択線３４に印加
されて順次水平ライン毎の画素の増幅用ＭＯＳトランジ
スタ３３が選択され（即ちオンし）、同時に、水平シフ
トレジスタ３７からの選択パルスで順次水平スイッチン
グ用ＭＯＳトランジスタ３８が選択される（即ちオンす
る）ことにより、各フォトダイオード３２で光電変換さ
れた信号電荷が増幅用ＭＯＳトランジスタ３３−信号線
３６−水平スイッチング用ＭＯＳトランジスタ３８−出
力線３９を経て負荷抵抗４０に流れ、出力端子ｔ11より
順次信号電圧として出力するようになされる。
【００２４】この垂直シフトレジスタ３５及び水平シフ
トレジスタ３７は、図３に示すダイナミックシフトレジ
スタ４３にて構成される。例えば、垂直シフトレジスタ
３５では、図３のダイナミックシフトレジスタ４３を垂
直選択線３４の本数分、直列に接続して構成し、水平シ
フトレジスタ３８ではダイナミックシフトレジスタ４３
を信号線３６の本数分、直列に接続して構成する。
トレジスタ３７は、図３に示すダイナミックシフトレジ
スタ４３にて構成される。例えば、垂直シフトレジスタ
３５では、図３のダイナミックシフトレジスタ４３を垂
直選択線３４の本数分、直列に接続して構成し、水平シ
フトレジスタ３８ではダイナミックシフトレジスタ４３
を信号線３６の本数分、直列に接続して構成する。
【００２５】このダイナミックシフトレジスタ４３の基
本回路は、図３に示すように、ＰチャンネルＭＯＳトラ
ンジスタＱ1 とＮチャンネルＭＯＳトランジスタＱ2 を
並列接続し、両ＭＯＳトランジスタＱ1 及びＱ2 のゲー
ト部に夫々互いに逆極性のシフトクロックパルスｉφ
CK1 及びφCK1 （ｉは反転を示す）を印加するようにし
てなるトランスファゲート回路４４と、このトランスフ
ァゲート回路４４の出力側に接続され、ＰチャンネルＭ
ＯＳトランジスタＱ3 とＮチャンネルＭＯＳトランジス
タＱ4 を直列接続してなるインバータ回路１５とからな
る回路構成、即ち、トランスファゲート回路４４の入力
端子ｔinからの入力信号をシフトクロックパルスに同期
して遅延させ且つ反転させる同期遅延反転回路４６をハ
ーフビットとして、この同期遅延反転回路４６を２個、
直列接続して１ビットのダイナミックシフトレジスタと
なるように構成する。後段のトランスファゲート回路４
４の両ＭＯＳトランスファＱ1 及びＱ2 のゲート部には
互いに逆極性のシフトクロックパルスｉφCK2 及びφ
CK2 を印加される。ｔout は出力端子である。
本回路は、図３に示すように、ＰチャンネルＭＯＳトラ
ンジスタＱ1 とＮチャンネルＭＯＳトランジスタＱ2 を
並列接続し、両ＭＯＳトランジスタＱ1 及びＱ2 のゲー
ト部に夫々互いに逆極性のシフトクロックパルスｉφ
CK1 及びφCK1 （ｉは反転を示す）を印加するようにし
てなるトランスファゲート回路４４と、このトランスフ
ァゲート回路４４の出力側に接続され、ＰチャンネルＭ
ＯＳトランジスタＱ3 とＮチャンネルＭＯＳトランジス
タＱ4 を直列接続してなるインバータ回路１５とからな
る回路構成、即ち、トランスファゲート回路４４の入力
端子ｔinからの入力信号をシフトクロックパルスに同期
して遅延させ且つ反転させる同期遅延反転回路４６をハ
ーフビットとして、この同期遅延反転回路４６を２個、
直列接続して１ビットのダイナミックシフトレジスタと
なるように構成する。後段のトランスファゲート回路４
４の両ＭＯＳトランスファＱ1 及びＱ2 のゲート部には
互いに逆極性のシフトクロックパルスｉφCK2 及びφ
CK2 を印加される。ｔout は出力端子である。
【００２６】かかるダイナミックレジスタ４３の動作
は、前述の図６及び図７Ａ（タイミングチャート）と同
じであるので説明は省略する。
は、前述の図６及び図７Ａ（タイミングチャート）と同
じであるので説明は省略する。
【００２７】しかして、本例においては、特に、垂直シ
フトレジスタ３５及び水平シフトレジスタ３７を構成す
るダイナミックシフトレジスタ４３のＭＯＳトランジス
タ、特に、少なくともトランスファゲート回路４４のＭ
ＯＳトランジスタＱ1 及びＱ 2 を図１のように形成す
る。なお、図１はＮチャンネルＭＯＳトランジスタＱ2
に適用した場合である。
フトレジスタ３５及び水平シフトレジスタ３７を構成す
るダイナミックシフトレジスタ４３のＭＯＳトランジス
タ、特に、少なくともトランスファゲート回路４４のＭ
ＯＳトランジスタＱ1 及びＱ 2 を図１のように形成す
る。なお、図１はＮチャンネルＭＯＳトランジスタＱ2
に適用した場合である。
【００２８】このＭＯＳトランジスタＱ2 は、Ｐ形の半
導体基板５１の一主面に１対のＮ形のソースドレイン領
域５２及び５３を形成し、両領域５２及び５３間の基板
５１上にゲート絶縁膜５４を介して例えば多結晶シリコ
ンによるゲート電極５５を形成する。そして、１層目の
Ａｌ層により一方のソースドレイン領域５２に入力端子
ｔinに接続するＡｌ配線５６をオーミック接続し、また
他方のソースドレイン領域５３にインバータ回路４５の
入力ゲートＧ1 又はＧ2 に接続するＡｌ配線５７をオー
ミック接続すると同時に、このＡｌ配線５７の一部５７
Ａをソースドレイン領域５３上及びゲート部従ってゲー
ト電極５５上を遮光するように延長形成する。５８は選
択酸化によるフィールド絶縁層、５９は絶縁膜である。
導体基板５１の一主面に１対のＮ形のソースドレイン領
域５２及び５３を形成し、両領域５２及び５３間の基板
５１上にゲート絶縁膜５４を介して例えば多結晶シリコ
ンによるゲート電極５５を形成する。そして、１層目の
Ａｌ層により一方のソースドレイン領域５２に入力端子
ｔinに接続するＡｌ配線５６をオーミック接続し、また
他方のソースドレイン領域５３にインバータ回路４５の
入力ゲートＧ1 又はＧ2 に接続するＡｌ配線５７をオー
ミック接続すると同時に、このＡｌ配線５７の一部５７
Ａをソースドレイン領域５３上及びゲート部従ってゲー
ト電極５５上を遮光するように延長形成する。５８は選
択酸化によるフィールド絶縁層、５９は絶縁膜である。
【００２９】図１では、ＮチャンネルＭＯＳトランジス
タＱ2 について説明したが、ＰチャンネルＭＯＳトラン
ジスタＱ1 においても、インバータ回路４５の入力ゲー
トＧ 1 又はＧ2 に接続する側のソースドレイン領域のＡ
ｌ配線の一部をこのソースドレイン領域上及びゲート部
上を遮光するように延長形成して構成する。
タＱ2 について説明したが、ＰチャンネルＭＯＳトラン
ジスタＱ1 においても、インバータ回路４５の入力ゲー
トＧ 1 又はＧ2 に接続する側のソースドレイン領域のＡ
ｌ配線の一部をこのソースドレイン領域上及びゲート部
上を遮光するように延長形成して構成する。
【００３０】かかる実施例によれば、トランスファゲー
ト回路４４のＭＯＳトランジスタにおいて、そのインバ
ータ回路に接続される側のソースドレイン領域５３とオ
ーミック接続するＡｌ配線５７の一部５７Ａをソースド
レイン領域５３及びゲート電極５５上を覆うように延長
形成することにより、ソースドレイン領域５３及びゲー
ト部への光Ｌの入射が阻止される。従って、従来のよう
に光の入射によって発生した電荷がソースドレイン領域
５３に吸収されて、インバータ回路４５の入力ゲートＧ
1 又はＧ2 の電位を変動させることがなくなり、所謂光
起電流によるダイナミックシフトレジスタ４３の誤動作
を防止することができる。
ト回路４４のＭＯＳトランジスタにおいて、そのインバ
ータ回路に接続される側のソースドレイン領域５３とオ
ーミック接続するＡｌ配線５７の一部５７Ａをソースド
レイン領域５３及びゲート電極５５上を覆うように延長
形成することにより、ソースドレイン領域５３及びゲー
ト部への光Ｌの入射が阻止される。従って、従来のよう
に光の入射によって発生した電荷がソースドレイン領域
５３に吸収されて、インバータ回路４５の入力ゲートＧ
1 又はＧ2 の電位を変動させることがなくなり、所謂光
起電流によるダイナミックシフトレジスタ４３の誤動作
を防止することができる。
【００３１】尚、Ａｌ配線５７の延長部５７Ａと他方の
Ａｌ配線５６間の間隙を通って入射した光Ｌにより発生
した電荷ｅは入力端子ｔin側のソースドレイン領域５２
に吸収されるので、誤動作は起こさない。
Ａｌ配線５６間の間隙を通って入射した光Ｌにより発生
した電荷ｅは入力端子ｔin側のソースドレイン領域５２
に吸収されるので、誤動作は起こさない。
【００３２】そして、Ａｌ遮光層となるＡｌ延長部５７
をソースドレイン領域５３のＡｌ電極５７と同時に１層
目Ａｌで形成するので、配線の邪魔にならず、また、製
造工程の簡易化を可能にする。
をソースドレイン領域５３のＡｌ電極５７と同時に１層
目Ａｌで形成するので、配線の邪魔にならず、また、製
造工程の簡易化を可能にする。
【００３３】尚、上例においてはトランスファゲート回
路４４を構成するＭＯＳトランジスタＱ1 及びＱ2 に適
用したが、その他、インバータ回路４５を構成するＭＯ
ＳトランジスタＱ3 及びＱ4 にも適用することができ
る。即ち、ＭＯＳトランジスタＱ3 及びＱ4 において
も、多結晶シリコンのゲート電極に光が入射して発生す
る電荷で誤動作が生ずる懼れもあるので、このＭＯＳト
ランジスタＱ3 及びＱ4 の一方のソースドレイン領域に
オーミック接続するＡｌ配線を一部ゲート部上を覆うよ
うに（即ち遮光するように）延長形成し、誤動作を防止
するように構成することができる。
路４４を構成するＭＯＳトランジスタＱ1 及びＱ2 に適
用したが、その他、インバータ回路４５を構成するＭＯ
ＳトランジスタＱ3 及びＱ4 にも適用することができ
る。即ち、ＭＯＳトランジスタＱ3 及びＱ4 において
も、多結晶シリコンのゲート電極に光が入射して発生す
る電荷で誤動作が生ずる懼れもあるので、このＭＯＳト
ランジスタＱ3 及びＱ4 の一方のソースドレイン領域に
オーミック接続するＡｌ配線を一部ゲート部上を覆うよ
うに（即ち遮光するように）延長形成し、誤動作を防止
するように構成することができる。
【００３４】また、上例ではＭＯＳ型固体撮像素子及び
そのドライブ回路に適用したが、その他の増幅型固体撮
像素子及びそのドライブ回路にも適用できる。
そのドライブ回路に適用したが、その他の増幅型固体撮
像素子及びそのドライブ回路にも適用できる。
【００３５】
【発明の効果】本発明によれば、増幅型固体撮像素子に
おける垂直シフトレジスタまたは水平シフトレジスタの
光起電流による誤動作を防止することができ、また、そ
の製造工程の簡易化を実現することができる。従って、
この種の増幅型固体撮像素子及びそのドライブ回路の高
信頼性化を促進できる。
おける垂直シフトレジスタまたは水平シフトレジスタの
光起電流による誤動作を防止することができ、また、そ
の製造工程の簡易化を実現することができる。従って、
この種の増幅型固体撮像素子及びそのドライブ回路の高
信頼性化を促進できる。
【図１】本発明によるダイナミックシフトレジスタのＭ
ＯＳトランジスタの断面図である。
ＯＳトランジスタの断面図である。
【図２】本発明に係るＭＯＳ型固体撮像素子の回路構成
図である。
図である。
【図３】本発明に係るダイナミックシフトレジスタの基
本回路図である。
本回路図である。
【図４】従来のダイナミックシフトレジスタのＭＯＳト
ランジスタの断面図である。
ランジスタの断面図である。
【図５】従来の説明に供するＭＯＳ型固体撮像素子の回
路構成図である。
路構成図である。
【図６】従来の説明に供するダイナミックシフトレジス
タの基本回路図である。
タの基本回路図である。
【図７】ダイナミックシフトレジスタの動作説明に供す
るタイミングチャート図である。
るタイミングチャート図である。
１，３１ ＭＯＳ型固体撮像素子 ２，３２ フォトダイオード ３，３３ 増幅用ＭＯＳトランジスタ ４，３４ 垂直選択線 ５，３５ 垂直シフトレジスタ ６，３６ 信号線 ７，３７ 水平シフトレジスタ ８，３８ 水平スイッチング用ＭＯＳトランジスタ ９，３９ 出力線 １０，４０ 負荷抵抗 １１，４１ 電源 １３，４３ ダイナミックシフトレジスタ １４，４４ トランスファゲート回路 １５，４５ インバータ回路 １６，４６ 同期遅延反転回路 Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ＭＯＳトランジスタ ２１，５１ Ｐ形半導体基板 ２２，２３，５２，５３ ソースドレイン領域 ２４，５４ ゲート絶縁膜 ２５，５５ ゲート電極 ２６，２７，５６，５７ Ａｌ配線 ５７Ａ 遮光層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ＭＯＳ型固体撮像素子及びそのドライ
ブ回路
ブ回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型固体撮像素子
及びそのドライブ回路に関する。
及びそのドライブ回路に関する。
【０００２】
【従来の技術】図５は、ＭＯＳ型固体撮像素子の回路構
成を示す。この固体撮像素子１は、水平及び垂直方向に
マトリックス状に配列され、入射光量に応じて信号電荷
を蓄積する画素となる複数の光電変換部即ちフォトダイ
オード２と、各フォトダイオード２に接続され、該フォ
トダイオード２からの信号電荷を出力するＭＯＳトラン
ジスタ（垂直スイッチング用ＭＯＳトランジスタを兼ね
る）３と、垂直選択線４に接続された垂直シフトレジス
タ５と、信号線６に接続された水平シフトレジスタ７と
を備えて成る。
成を示す。この固体撮像素子１は、水平及び垂直方向に
マトリックス状に配列され、入射光量に応じて信号電荷
を蓄積する画素となる複数の光電変換部即ちフォトダイ
オード２と、各フォトダイオード２に接続され、該フォ
トダイオード２からの信号電荷を出力するＭＯＳトラン
ジスタ（垂直スイッチング用ＭＯＳトランジスタを兼ね
る）３と、垂直選択線４に接続された垂直シフトレジス
タ５と、信号線６に接続された水平シフトレジスタ７と
を備えて成る。
【０００３】各ＭＯＳトランジスタ３は、そのゲート部
が水平ライン毎に対応する垂直選択線４に夫々接続さ
れ、その出力側のソースドレイン部が垂直ライン毎に対
応する信号線６に夫々接続される。各信号線６は水平ス
イッチング用ＭＯＳトランジスタ８を介して出力線９に
接続され、各水平スイッチング用ＭＯＳトランジスタ８
のゲート部が水平シフトレジスタ７に接続される。ｔ1
は出力端子、１０は出力端子ｔ1 に接続された負荷抵
抗、１１は電源を示す。
が水平ライン毎に対応する垂直選択線４に夫々接続さ
れ、その出力側のソースドレイン部が垂直ライン毎に対
応する信号線６に夫々接続される。各信号線６は水平ス
イッチング用ＭＯＳトランジスタ８を介して出力線９に
接続され、各水平スイッチング用ＭＯＳトランジスタ８
のゲート部が水平シフトレジスタ７に接続される。ｔ1
は出力端子、１０は出力端子ｔ1 に接続された負荷抵
抗、１１は電源を示す。
【０００４】この固体撮像素子１では、垂直シフトレジ
スタ５からの選択パルスが順次垂直選択線４に印加され
て順次水平ライン毎の画素のＭＯＳトランジスタ３が選
択され（即ちオンし）、同時に、水平シフトレジスタ７
からの選択パルスで順次水平スイッチング用ＭＯＳトラ
ンジスタ９が選択される（即ちオンする）ことにより、
各フォトダイオード２で光電変換された信号電荷がＭＯ
Ｓトランジスタ３−信号線６−水平スイッチング用ＭＯ
Ｓトランジスタ８−出力線９を経て負荷抵抗１０に流
れ、出力端子ｔ1 より順次信号電圧として出力するよう
になされる。
スタ５からの選択パルスが順次垂直選択線４に印加され
て順次水平ライン毎の画素のＭＯＳトランジスタ３が選
択され（即ちオンし）、同時に、水平シフトレジスタ７
からの選択パルスで順次水平スイッチング用ＭＯＳトラ
ンジスタ９が選択される（即ちオンする）ことにより、
各フォトダイオード２で光電変換された信号電荷がＭＯ
Ｓトランジスタ３−信号線６−水平スイッチング用ＭＯ
Ｓトランジスタ８−出力線９を経て負荷抵抗１０に流
れ、出力端子ｔ1 より順次信号電圧として出力するよう
になされる。
【０００５】この垂直シフトレジスタ５及び水平シフト
レジスタ７には、図６に示すダイナミックシフトレジス
タ１３が主に使用される。例えば、垂直シフトレジスタ
５は図３のダイナミックレジスタ１３を垂直選択線４の
本数分、直列に接続して構成され、水平シフトレジスタ
７はダイナミックシフトレジスタ１３を信号線６の本数
分、直列に接続して構成される。
レジスタ７には、図６に示すダイナミックシフトレジス
タ１３が主に使用される。例えば、垂直シフトレジスタ
５は図３のダイナミックレジスタ１３を垂直選択線４の
本数分、直列に接続して構成され、水平シフトレジスタ
７はダイナミックシフトレジスタ１３を信号線６の本数
分、直列に接続して構成される。
【０００６】このダイナミックシフトレジスタ１３の基
本回路は、図６に示すように、ＰチャンネルＭＯＳトラ
ンジスタＱ1 とＮチャンネルＭＯＳトランジスタＱ2 を
並列接続し、両ＭＯＳトランジスタＱ1 及びＱ2 のゲー
ト部に夫々互いに逆極性のシフトクロックパルスｉφ
CK1 及びφCK1 （ｉは反転を示す）を印加するようにし
てなるトランスファゲート回路１４と、このトランスフ
ァゲート回路１４の出力側に接続され、ＰチャンネルＭ
ＯＳトランジスタＱ3 とＮチャンネルＭＯＳトランジス
タＱ4 を直列接続してなるインバータ回路１５とからな
る回路構成、即ち、トランスファゲート回路１４の入力
端子ｔinからの入力信号をシフトクロックパルスに同期
して遅延させ且つ反転させる同期遅延反転回路１６をハ
ーフビットとして、この同期遅延反転回路１６を２個、
直列接続して１ビットのダイナミックシフトレジスタと
なるように構成される。後段のトランスファゲート回路
１４の両ＭＯＳトランジスタＱ1 及びＱ2 のゲート部に
は互いに逆極性のシフトクロックパルスｉφCK2 及びφ
CK2 が印加される。ｔout は出力端子である。
本回路は、図６に示すように、ＰチャンネルＭＯＳトラ
ンジスタＱ1 とＮチャンネルＭＯＳトランジスタＱ2 を
並列接続し、両ＭＯＳトランジスタＱ1 及びＱ2 のゲー
ト部に夫々互いに逆極性のシフトクロックパルスｉφ
CK1 及びφCK1 （ｉは反転を示す）を印加するようにし
てなるトランスファゲート回路１４と、このトランスフ
ァゲート回路１４の出力側に接続され、ＰチャンネルＭ
ＯＳトランジスタＱ3 とＮチャンネルＭＯＳトランジス
タＱ4 を直列接続してなるインバータ回路１５とからな
る回路構成、即ち、トランスファゲート回路１４の入力
端子ｔinからの入力信号をシフトクロックパルスに同期
して遅延させ且つ反転させる同期遅延反転回路１６をハ
ーフビットとして、この同期遅延反転回路１６を２個、
直列接続して１ビットのダイナミックシフトレジスタと
なるように構成される。後段のトランスファゲート回路
１４の両ＭＯＳトランジスタＱ1 及びＱ2 のゲート部に
は互いに逆極性のシフトクロックパルスｉφCK2 及びφ
CK2 が印加される。ｔout は出力端子である。
【０００７】このダイナミックシフトレジスタ１３の動
作を図７Ａのタイミングチャートを用いて説明する。前
段のトランスファゲート回路１４の入力端子ｔinに入力
パルスφin（図７（ホ）参照）が供給され、時点ｔ1 で
そのトランスファゲート回路１４の両ＭＯＳトランジス
タＱ1 及びＱ2 に夫々逆極性のシフトクロックパルスｉ
φCK1 及びφCK1 （図７（イ）、（ロ）参照）が印加さ
れ、両ＭＯＳトランジスタＱ1 及びＱ2 がオンすると、
インバータ回路１５の入力ゲートＧ1 に入力パルスφin
の電圧（高レベル）が印加される。その後、シフトクロ
ックパルスｉφ CK1 及びφCK1 が低レベルとなり、両Ｍ
ＯＳトランジスタＱ1 及びＱ2 がオフする。インバータ
回路１５の入力ゲートＧ1 の電位ＶG1（図７（ヘ）参
照）は、そのＭＯＳトランジスタＱ3 及びＱ4 のゲート
絶縁膜容量に蓄えられたわずかな電荷により、時点ｔ3
でシフトクロックパルスｉφCK1 及びφCK1 が印加され
るまでホールドされる。そして、前段のインバータ回路
１５の出力端Ｔより反転パルスφT （図７（ト）参照）
が得られる。この操作が次段のハーフビットでも時間を
ずらせて同様に行なわれる。即ち、次段のトランスファ
ゲート回路１４に前段の反転パルスφT が入力され、時
点ｔ2 で次段のトランスファゲート回路１４の両ＭＯＳ
トランジスタＱ1 及びＱ2 のゲート部に逆極性のシフト
クロックパルスｉφCK2 及びφCK2 （図７（ハ）、
（ニ）参照）が印加されて、両ＭＯＳトランジスタＱ1
及びＱ2 がオンし、インバータ回路１５の入力ゲートＧ
2 が入力されて反転パルスφT の電圧にホールドされ
る。即ち、入力ゲートＧ2 の電位ＶG2が次のシフトクロ
ックパルスｉφCK2 及びφCK2 が印加される時点ｔ4 ま
でホールドされ、インバータ回路１５の出力端子ｔout
から出力パルス即ち目的の選択パルスφout が出力され
る。これによって基本回路のダイナミックシフトレジス
タとしての動作が完了する。
作を図７Ａのタイミングチャートを用いて説明する。前
段のトランスファゲート回路１４の入力端子ｔinに入力
パルスφin（図７（ホ）参照）が供給され、時点ｔ1 で
そのトランスファゲート回路１４の両ＭＯＳトランジス
タＱ1 及びＱ2 に夫々逆極性のシフトクロックパルスｉ
φCK1 及びφCK1 （図７（イ）、（ロ）参照）が印加さ
れ、両ＭＯＳトランジスタＱ1 及びＱ2 がオンすると、
インバータ回路１５の入力ゲートＧ1 に入力パルスφin
の電圧（高レベル）が印加される。その後、シフトクロ
ックパルスｉφ CK1 及びφCK1 が低レベルとなり、両Ｍ
ＯＳトランジスタＱ1 及びＱ2 がオフする。インバータ
回路１５の入力ゲートＧ1 の電位ＶG1（図７（ヘ）参
照）は、そのＭＯＳトランジスタＱ3 及びＱ4 のゲート
絶縁膜容量に蓄えられたわずかな電荷により、時点ｔ3
でシフトクロックパルスｉφCK1 及びφCK1 が印加され
るまでホールドされる。そして、前段のインバータ回路
１５の出力端Ｔより反転パルスφT （図７（ト）参照）
が得られる。この操作が次段のハーフビットでも時間を
ずらせて同様に行なわれる。即ち、次段のトランスファ
ゲート回路１４に前段の反転パルスφT が入力され、時
点ｔ2 で次段のトランスファゲート回路１４の両ＭＯＳ
トランジスタＱ1 及びＱ2 のゲート部に逆極性のシフト
クロックパルスｉφCK2 及びφCK2 （図７（ハ）、
（ニ）参照）が印加されて、両ＭＯＳトランジスタＱ1
及びＱ2 がオンし、インバータ回路１５の入力ゲートＧ
2 が入力されて反転パルスφT の電圧にホールドされ
る。即ち、入力ゲートＧ2 の電位ＶG2が次のシフトクロ
ックパルスｉφCK2 及びφCK2 が印加される時点ｔ4 ま
でホールドされ、インバータ回路１５の出力端子ｔout
から出力パルス即ち目的の選択パルスφout が出力され
る。これによって基本回路のダイナミックシフトレジス
タとしての動作が完了する。
【０００８】一方、トランスファゲート回路１４を構成
するＭＯＳトランジスタの断面構造を図４に示す。同図
はＮチャンネルＭＯＳトランジスタＱ2 を示す。このＭ
ＯＳトランジスタＱ2 は、Ｐ形半導体基板２１の一主面
に１対のＮ形のソースドレイン領域２２及び２３を形成
し、両領域２２及び２３間の基板２１上に、ゲート絶縁
膜２４を介して例えば多結晶シリコンによるゲート電極
２５を形成し、一方のソースドレイン領域２２に入力端
子ｔinと接続するＡｌ配線２６をオーミック接続し、他
方のソースドレイン領域２３にインバータ回路の入力ゲ
ートに接続するＡｌ配線２７をオーミック接続して構成
される。２８は選択酸化によるフィールド絶縁層、２９
は絶縁膜である。
するＭＯＳトランジスタの断面構造を図４に示す。同図
はＮチャンネルＭＯＳトランジスタＱ2 を示す。このＭ
ＯＳトランジスタＱ2 は、Ｐ形半導体基板２１の一主面
に１対のＮ形のソースドレイン領域２２及び２３を形成
し、両領域２２及び２３間の基板２１上に、ゲート絶縁
膜２４を介して例えば多結晶シリコンによるゲート電極
２５を形成し、一方のソースドレイン領域２２に入力端
子ｔinと接続するＡｌ配線２６をオーミック接続し、他
方のソースドレイン領域２３にインバータ回路の入力ゲ
ートに接続するＡｌ配線２７をオーミック接続して構成
される。２８は選択酸化によるフィールド絶縁層、２９
は絶縁膜である。
【０００９】
【発明が解決しようとする課題】ところで、上述したＭ
ＯＳ型などの固体撮像素子に使われるダイナミックシフ
トレジスタは、ＭＯＳトランジスタＱ3 及びＱ4 のゲー
ト絶縁膜容量に蓄えられたわずかな電荷を状態保持（即
ちホールド）に使うため、光起電流により状態が変わり
やすく、誤動作の原因になる。
ＯＳ型などの固体撮像素子に使われるダイナミックシフ
トレジスタは、ＭＯＳトランジスタＱ3 及びＱ4 のゲー
ト絶縁膜容量に蓄えられたわずかな電荷を状態保持（即
ちホールド）に使うため、光起電流により状態が変わり
やすく、誤動作の原因になる。
【００１０】即ち、固体撮像素子の撮像領域に強い光が
入射した場合、撮像領域の周りの垂直シフトレジスタ５
及び水平シフトレジスタ７にも光Ｌが漏れこむ。その光
Ｌがトランスファゲート回路１４のＭＯＳトランジスタ
Ｑ1 ，Ｑ2 に入射された場合、図５に示すように（但し
同図はＮチャンネルＭＯＳトランジスタＱ2 に例をと
る）、基板２１内で電子ｅとホールｈのペアが発生し、
ホールｈは基板２１側に吸収されるが、電子（即ち電
荷）ｅはインバータ回路の入力ゲートＧ1 に接続される
側のソースドレイン領域２３にも吸収される。この電荷
ｅにより、インバータ回路１５の入力ゲートＧ1 の電位
が電源と接地電位の中間に遷移し、図７Ｂのタイミング
チャートで示すように、正常なパルスが得られず、誤動
作が生ずる。
入射した場合、撮像領域の周りの垂直シフトレジスタ５
及び水平シフトレジスタ７にも光Ｌが漏れこむ。その光
Ｌがトランスファゲート回路１４のＭＯＳトランジスタ
Ｑ1 ，Ｑ2 に入射された場合、図５に示すように（但し
同図はＮチャンネルＭＯＳトランジスタＱ2 に例をと
る）、基板２１内で電子ｅとホールｈのペアが発生し、
ホールｈは基板２１側に吸収されるが、電子（即ち電
荷）ｅはインバータ回路の入力ゲートＧ1 に接続される
側のソースドレイン領域２３にも吸収される。この電荷
ｅにより、インバータ回路１５の入力ゲートＧ1 の電位
が電源と接地電位の中間に遷移し、図７Ｂのタイミング
チャートで示すように、正常なパルスが得られず、誤動
作が生ずる。
【００１１】ＰチャンネルＭＯＳトランジスタＱ1 の場
合には、図示せざるも光Ｌが入射したとき電荷としての
ホールｈが入力ゲートＧ1 側のソースドレイン領域に吸
収され、同様に誤動作を生ずる。
合には、図示せざるも光Ｌが入射したとき電荷としての
ホールｈが入力ゲートＧ1 側のソースドレイン領域に吸
収され、同様に誤動作を生ずる。
【００１２】従来、トランスファゲート回路のＭＯＳト
ランジスタ、特にそのソースドレイン領域に入る光を遮
るために、ソースドレイン領域と接続するＡｌ配線２
６，２７とは別に、遮光用Ａｌ層を設ける必要があっ
た。この場合、遮光用Ａｌ層をパターニングするマスク
と形成工程が必要であり、且つ遮光用Ａｌ層による表面
の段差のため、製造プロセスの難易度が上がってしまう
不都合があった。また、２層Ａｌ配線をこの固体撮像素
子に用いると、遮光用Ａｌ層が配線の邪魔になりプロセ
スのラインアンドスペース（プロセスルール）を著しく
難しいものにしてしまう。
ランジスタ、特にそのソースドレイン領域に入る光を遮
るために、ソースドレイン領域と接続するＡｌ配線２
６，２７とは別に、遮光用Ａｌ層を設ける必要があっ
た。この場合、遮光用Ａｌ層をパターニングするマスク
と形成工程が必要であり、且つ遮光用Ａｌ層による表面
の段差のため、製造プロセスの難易度が上がってしまう
不都合があった。また、２層Ａｌ配線をこの固体撮像素
子に用いると、遮光用Ａｌ層が配線の邪魔になりプロセ
スのラインアンドスペース（プロセスルール）を著しく
難しいものにしてしまう。
【００１３】本発明は、上述の点に鑑み、誤動作を生じ
させず、且つ製造プロセスを容易にしたＭＯＳ型固体撮
像素子及びそのドライブ回路を提供するものである。
させず、且つ製造プロセスを容易にしたＭＯＳ型固体撮
像素子及びそのドライブ回路を提供するものである。
【００１４】
【課題を解決するための手段】本発明に係るＭＯＳ型固
体撮像素子は、水平及び垂直方向にマトリックス状に２
次元配列された複数の画素の各画素毎に形成されると共
に入射光量に応じて信号電荷を蓄積する光電変換部３２
と、光電変換部３２から転送される信号電荷を出力する
ＭＯＳトランジスタ３３と、ＭＯＳトランジスタ３３に
接続された垂直選択線３４を選択する垂直シフトレジス
タ３５と、ＭＯＳトランジスタ３３に接続された信号線
を選択する水平シフトレジスタ３７とを具備し、垂直シ
フトレジスタ３５または水平シフトレジスタが少なくと
も第１導電形の半導体基板の表面に形成した１対のソー
スドレイン部５２，５３と絶縁層５４を介して形成した
ゲート部５５とからなるトランスファゲート用ＭＯＳト
ランジスタＱ1 ，Ｑ2 を有し、トランスファゲート用Ｍ
ＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一方のソースドレイ
ン部５３に接続した導電層５７を該一方のソースドレイ
ン部５３及びゲート部５５を遮光するように形成して構
成する。
体撮像素子は、水平及び垂直方向にマトリックス状に２
次元配列された複数の画素の各画素毎に形成されると共
に入射光量に応じて信号電荷を蓄積する光電変換部３２
と、光電変換部３２から転送される信号電荷を出力する
ＭＯＳトランジスタ３３と、ＭＯＳトランジスタ３３に
接続された垂直選択線３４を選択する垂直シフトレジス
タ３５と、ＭＯＳトランジスタ３３に接続された信号線
を選択する水平シフトレジスタ３７とを具備し、垂直シ
フトレジスタ３５または水平シフトレジスタが少なくと
も第１導電形の半導体基板の表面に形成した１対のソー
スドレイン部５２，５３と絶縁層５４を介して形成した
ゲート部５５とからなるトランスファゲート用ＭＯＳト
ランジスタＱ1 ，Ｑ2 を有し、トランスファゲート用Ｍ
ＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一方のソースドレイ
ン部５３に接続した導電層５７を該一方のソースドレイ
ン部５３及びゲート部５５を遮光するように形成して構
成する。
【００１５】また、本発明に係るＭＯＳ型固体撮像素子
のドライブ回路は、２つのＭＯＳトランジスタＱ1 ，Ｑ
2 を並列接続してなるトランスファゲート回路４４と、
２つのＭＯＳトランジスタＱ3 ，Ｑ4 を直列接続してな
るインバータ回路４５とからなる同期遅延反転回路４６
を２個直列に接続して１ビットのダイナミックシフトレ
ジスタ４３を構成し、少なくともトランスファゲート回
路４４におけるＭＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一
方のソースドレイン部５３に接続された導電層５７を該
ソースドレイン部５３及びゲート部５５を遮光するよう
に形成して構成する。
のドライブ回路は、２つのＭＯＳトランジスタＱ1 ，Ｑ
2 を並列接続してなるトランスファゲート回路４４と、
２つのＭＯＳトランジスタＱ3 ，Ｑ4 を直列接続してな
るインバータ回路４５とからなる同期遅延反転回路４６
を２個直列に接続して１ビットのダイナミックシフトレ
ジスタ４３を構成し、少なくともトランスファゲート回
路４４におけるＭＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一
方のソースドレイン部５３に接続された導電層５７を該
ソースドレイン部５３及びゲート部５５を遮光するよう
に形成して構成する。
【００１６】また、本発明に係るＭＯＳ型固体撮像素子
は、上記のドライブ回路で垂直シフトレジスタを構成す
る。
は、上記のドライブ回路で垂直シフトレジスタを構成す
る。
【００１７】さらに、本発明に係るＭＯＳ型固体撮像素
子は、上記のドライブ回路で水平シフトレジスタを構成
する。
子は、上記のドライブ回路で水平シフトレジスタを構成
する。
【００１８】
【作用】本発明に係るＭＯＳ型固体撮像素子によれば、
その垂直シフトレジスタ３５または水平シフトレジスタ
３７を構成するトランスファゲート用ＭＯＳトランジス
タ（Ｑ1 ，Ｑ2 ）の一方のソースドレイン部５３に接続
した導電層５７を該ソースドレイン部５３及びゲート部
５５を遮光するように延長して形成することにより、ソ
ースドレイン部５３及びゲート部５５下への光の入射が
阻止され、従って、ソースドレイン部５３に光による電
荷の吸収がなく、光起電流による誤動作が防止される。
また遮光層がソースドレイン部の導電層５７の一部５７
Ａで形成されるので、製造プロセスの簡易化が図れる。
その垂直シフトレジスタ３５または水平シフトレジスタ
３７を構成するトランスファゲート用ＭＯＳトランジス
タ（Ｑ1 ，Ｑ2 ）の一方のソースドレイン部５３に接続
した導電層５７を該ソースドレイン部５３及びゲート部
５５を遮光するように延長して形成することにより、ソ
ースドレイン部５３及びゲート部５５下への光の入射が
阻止され、従って、ソースドレイン部５３に光による電
荷の吸収がなく、光起電流による誤動作が防止される。
また遮光層がソースドレイン部の導電層５７の一部５７
Ａで形成されるので、製造プロセスの簡易化が図れる。
【００１９】また、本発明のドライブ回路即ち、トラン
スファゲート回路４４とインバータ回路４５とからなる
同期遅延反転回路４６を２個直列に接続して１ビットの
ダイナミックレジスタ４３を構成するドライブ回路にお
いては、少なくともそのトランスファゲート回路４４に
おけるＭＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一方のソー
スドレイン部に接続された導電層をこのソースドレイン
部及びゲート部を遮光するように形成することにより、
ソースドレイン部５３及びゲート部５５への光の入射が
阻止され、光起電流による誤動作が阻止される。
スファゲート回路４４とインバータ回路４５とからなる
同期遅延反転回路４６を２個直列に接続して１ビットの
ダイナミックレジスタ４３を構成するドライブ回路にお
いては、少なくともそのトランスファゲート回路４４に
おけるＭＯＳトランジスタ（Ｑ1 ，Ｑ2 ）の一方のソー
スドレイン部に接続された導電層をこのソースドレイン
部及びゲート部を遮光するように形成することにより、
ソースドレイン部５３及びゲート部５５への光の入射が
阻止され、光起電流による誤動作が阻止される。
【００２０】また、本発明は、上記ドライブ回路で垂直
シフトレジスタ３５、または／及び水平シフトレジスタ
３７を構成することにより誤動作のない信頼の高いＭＯ
Ｓ型固体撮像素子が得られる。
シフトレジスタ３５、または／及び水平シフトレジスタ
３７を構成することにより誤動作のない信頼の高いＭＯ
Ｓ型固体撮像素子が得られる。
【００２１】
【実施例】以下、図１〜図３を参照して本発明の実施例
を説明する。
を説明する。
【００２２】本例に係るＭＯＳ型固体撮像素子は、図２
に示すように、前述と同様、水平及び垂直方向にマトリ
ックス状に配列され、入射光量に応じて信号電荷を蓄積
する画素となる複数の光電変換部即ちフォトダイオード
に３２と、各フォトダイオード３２に接続され、該フォ
トダイオード３２からの信号電荷を出力するＭＯＳトラ
ンジスタ（垂直スイッチング用ＭＯＳトランジスタを兼
ねる）３３と、垂直選択線３４に接続された垂直シフト
レジスタ３５と、信号線３６に接続された水平シフトレ
ジスタ３７とを備えて成る。各ＭＯＳトランジスタ３３
は、そのゲート部が水平ライン毎に対応する垂直選択線
３４に夫々接続され、その出力側のソースドレイン部が
垂直ライン毎に対応する信号線３６に夫々接続される。
各信号線３６は水平スイッチング用ＭＯＳトランジスタ
３８を介して出力線３９に接続され、各水平スイッチン
グ用ＭＯＳトランジスタ３８のゲート部が水平シフトレ
ジスタ３７に接続される。ｔ11は出力端子、４０は出力
端子ｔ11に接続された負荷抵抗、４１は電源を示す。
に示すように、前述と同様、水平及び垂直方向にマトリ
ックス状に配列され、入射光量に応じて信号電荷を蓄積
する画素となる複数の光電変換部即ちフォトダイオード
に３２と、各フォトダイオード３２に接続され、該フォ
トダイオード３２からの信号電荷を出力するＭＯＳトラ
ンジスタ（垂直スイッチング用ＭＯＳトランジスタを兼
ねる）３３と、垂直選択線３４に接続された垂直シフト
レジスタ３５と、信号線３６に接続された水平シフトレ
ジスタ３７とを備えて成る。各ＭＯＳトランジスタ３３
は、そのゲート部が水平ライン毎に対応する垂直選択線
３４に夫々接続され、その出力側のソースドレイン部が
垂直ライン毎に対応する信号線３６に夫々接続される。
各信号線３６は水平スイッチング用ＭＯＳトランジスタ
３８を介して出力線３９に接続され、各水平スイッチン
グ用ＭＯＳトランジスタ３８のゲート部が水平シフトレ
ジスタ３７に接続される。ｔ11は出力端子、４０は出力
端子ｔ11に接続された負荷抵抗、４１は電源を示す。
【００２３】この固体撮像素子３１も、垂直シフトレジ
スタ３５からの選択パルスが順次垂直選択線３４に印加
されて順次水平ライン毎の画素のＭＯＳトランジスタ３
３が選択され（即ちオンし）、同時に、水平シフトレジ
スタ３７からの選択パルスで順次水平スイッチング用Ｍ
ＯＳトランジスタ３８が選択される（即ちオンする）こ
とにより、各フォトダイオード３２で光電変換された信
号電荷がＭＯＳトランジスタ３３−信号線３６−水平ス
イッチング用ＭＯＳトランジスタ３８−出力線３９を経
て負荷抵抗４０に流れ、出力端子ｔ11より順次信号電圧
として出力するようになされる。
スタ３５からの選択パルスが順次垂直選択線３４に印加
されて順次水平ライン毎の画素のＭＯＳトランジスタ３
３が選択され（即ちオンし）、同時に、水平シフトレジ
スタ３７からの選択パルスで順次水平スイッチング用Ｍ
ＯＳトランジスタ３８が選択される（即ちオンする）こ
とにより、各フォトダイオード３２で光電変換された信
号電荷がＭＯＳトランジスタ３３−信号線３６−水平ス
イッチング用ＭＯＳトランジスタ３８−出力線３９を経
て負荷抵抗４０に流れ、出力端子ｔ11より順次信号電圧
として出力するようになされる。
【００２４】この垂直シフトレジスタ３５及び水平シフ
トレジスタ３７は、図３に示すダイナミックシフトレジ
スタ４３にて構成される。例えば、垂直シフトレジスタ
３５では、図３のダイナミックシフトレジスタ４３を垂
直選択線３４の本数分、直列に接続して構成し、水平シ
フトレジスタ３８ではダイナミックシフトレジスタ４３
を信号線３６の本数分、直列に接続して構成する。
トレジスタ３７は、図３に示すダイナミックシフトレジ
スタ４３にて構成される。例えば、垂直シフトレジスタ
３５では、図３のダイナミックシフトレジスタ４３を垂
直選択線３４の本数分、直列に接続して構成し、水平シ
フトレジスタ３８ではダイナミックシフトレジスタ４３
を信号線３６の本数分、直列に接続して構成する。
【００２５】このダイナミックシフトレジスタ４３の基
本回路は、図３に示すように、ＰチャンネルＭＯＳトラ
ンジスタＱ1 とＮチャンネルＭＯＳトランジスタＱ2 を
並列接続し、両ＭＯＳトランジスタＱ1 及びＱ2 のゲー
ト部に夫々互いに逆極性のシフトクロックパルスｉφ
CK1 及びφCK1 （ｉは反転を示す）を印加するようにし
てなるトランスファゲート回路４４と、このトランスフ
ァゲート回路４４の出力側に接続され、ＰチャンネルＭ
ＯＳトランジスタＱ3 とＮチャンネルＭＯＳトランジス
タＱ4 を直列接続してなるインバータ回路１５とからな
る回路構成、即ち、トランスファゲート回路４４の入力
端子ｔinからの入力信号をシフトクロックパルスに同期
して遅延させ且つ反転させる同期遅延反転回路４６をハ
ーフビットとして、この同期遅延反転回路４６を２個、
直列接続して１ビットのダイナミックシフトレジスタと
なるように構成する。後段のトランスファゲート回路４
４の両ＭＯＳトランスファＱ1 及びＱ2 のゲート部には
互いに逆極性のシフトクロックパルスｉφCK2 及びφ
CK2 を印加される。ｔout は出力端子である。
本回路は、図３に示すように、ＰチャンネルＭＯＳトラ
ンジスタＱ1 とＮチャンネルＭＯＳトランジスタＱ2 を
並列接続し、両ＭＯＳトランジスタＱ1 及びＱ2 のゲー
ト部に夫々互いに逆極性のシフトクロックパルスｉφ
CK1 及びφCK1 （ｉは反転を示す）を印加するようにし
てなるトランスファゲート回路４４と、このトランスフ
ァゲート回路４４の出力側に接続され、ＰチャンネルＭ
ＯＳトランジスタＱ3 とＮチャンネルＭＯＳトランジス
タＱ4 を直列接続してなるインバータ回路１５とからな
る回路構成、即ち、トランスファゲート回路４４の入力
端子ｔinからの入力信号をシフトクロックパルスに同期
して遅延させ且つ反転させる同期遅延反転回路４６をハ
ーフビットとして、この同期遅延反転回路４６を２個、
直列接続して１ビットのダイナミックシフトレジスタと
なるように構成する。後段のトランスファゲート回路４
４の両ＭＯＳトランスファＱ1 及びＱ2 のゲート部には
互いに逆極性のシフトクロックパルスｉφCK2 及びφ
CK2 を印加される。ｔout は出力端子である。
【００２６】かかるダイナミックレジスタ４３の動作
は、前述の図６及び図７Ａ（タイミングチャート）と同
じであるので説明は省略する。
は、前述の図６及び図７Ａ（タイミングチャート）と同
じであるので説明は省略する。
【００２７】しかして、本例においては、特に、垂直シ
フトレジスタ３５及び水平シフトレジスタ３７を構成す
るダイナミックシフトレジスタ４３のＭＯＳトランジス
タ、特に、少なくともトランスファゲート回路４４のＭ
ＯＳトランジスタＱ1 及びＱ 2 を図１のように形成す
る。なお、図１はＮチャンネルＭＯＳトランジスタＱ2
に適用した場合である。
フトレジスタ３５及び水平シフトレジスタ３７を構成す
るダイナミックシフトレジスタ４３のＭＯＳトランジス
タ、特に、少なくともトランスファゲート回路４４のＭ
ＯＳトランジスタＱ1 及びＱ 2 を図１のように形成す
る。なお、図１はＮチャンネルＭＯＳトランジスタＱ2
に適用した場合である。
【００２８】このＭＯＳトランジスタＱ2 は、Ｐ形の半
導体基板５１の一主面に１対のＮ形のソースドレイン領
域５２及び５３を形成し、両領域５２及び５３間の基板
５１上にゲート絶縁膜５４を介して例えば多結晶シリコ
ンによるゲート電極５５を形成する。そして、１層目の
Ａｌ層により一方のソースドレイン領域５２に入力端子
ｔinに接続するＡｌ配線５６をオーミック接続し、また
他方のソースドレイン領域５３にインバータ回路４５の
入力ゲートＧ1 又はＧ2 に接続するＡｌ配線５７をオー
ミック接続すると同時に、このＡｌ配線５７の一部５７
Ａをソースドレイン領域５３上及びゲート部従ってゲー
ト電極５５上を遮光するように延長形成する。５８は選
択酸化によるフィールド絶縁層、５９は絶縁膜である。
導体基板５１の一主面に１対のＮ形のソースドレイン領
域５２及び５３を形成し、両領域５２及び５３間の基板
５１上にゲート絶縁膜５４を介して例えば多結晶シリコ
ンによるゲート電極５５を形成する。そして、１層目の
Ａｌ層により一方のソースドレイン領域５２に入力端子
ｔinに接続するＡｌ配線５６をオーミック接続し、また
他方のソースドレイン領域５３にインバータ回路４５の
入力ゲートＧ1 又はＧ2 に接続するＡｌ配線５７をオー
ミック接続すると同時に、このＡｌ配線５７の一部５７
Ａをソースドレイン領域５３上及びゲート部従ってゲー
ト電極５５上を遮光するように延長形成する。５８は選
択酸化によるフィールド絶縁層、５９は絶縁膜である。
【００２９】図１では、ＮチャンネルＭＯＳトランジス
タＱ2 について説明したが、ＰチャンネルＭＯＳトラン
ジスタＱ1 においても、インバータ回路４５の入力ゲー
トＧ 1 又はＧ2 に接続する側のソースドレイン領域のＡ
ｌ配線の一部をこのソースドレイン領域上及びゲート部
上を遮光するように延長形成して構成する。
タＱ2 について説明したが、ＰチャンネルＭＯＳトラン
ジスタＱ1 においても、インバータ回路４５の入力ゲー
トＧ 1 又はＧ2 に接続する側のソースドレイン領域のＡ
ｌ配線の一部をこのソースドレイン領域上及びゲート部
上を遮光するように延長形成して構成する。
【００３０】かかる実施例によれば、トランスファゲー
ト回路４４のＭＯＳトランジスタにおいて、そのインバ
ータ回路に接続される側のソースドレイン領域５３とオ
ーミック接続するＡｌ配線５７の一部５７Ａをソースド
レイン領域５３及びゲート電極５５上を覆うように延長
形成することにより、ソースドレイン領域５３及びゲー
ト部への光Ｌの入射が阻止される。従って、従来のよう
に光の入射によって発生した電荷がソースドレイン領域
５３に吸収されて、インバータ回路４５の入力ゲートＧ
1 又はＧ2 の電位を変動させることがなくなり、所謂光
起電流によるダイナミックシフトレジスタ４３の誤動作
を防止することができる。
ト回路４４のＭＯＳトランジスタにおいて、そのインバ
ータ回路に接続される側のソースドレイン領域５３とオ
ーミック接続するＡｌ配線５７の一部５７Ａをソースド
レイン領域５３及びゲート電極５５上を覆うように延長
形成することにより、ソースドレイン領域５３及びゲー
ト部への光Ｌの入射が阻止される。従って、従来のよう
に光の入射によって発生した電荷がソースドレイン領域
５３に吸収されて、インバータ回路４５の入力ゲートＧ
1 又はＧ2 の電位を変動させることがなくなり、所謂光
起電流によるダイナミックシフトレジスタ４３の誤動作
を防止することができる。
【００３１】尚、Ａｌ配線５７の延長部５７Ａと他方の
Ａｌ配線５６間の間隙を通って入射した光Ｌにより発生
した電荷ｅは入力端子ｔin側のソースドレイン領域５２
に吸収されるので、誤動作は起こさない。
Ａｌ配線５６間の間隙を通って入射した光Ｌにより発生
した電荷ｅは入力端子ｔin側のソースドレイン領域５２
に吸収されるので、誤動作は起こさない。
【００３２】そして、Ａｌ遮光層となるＡｌ延長部５７
をソースドレイン領域５３のＡｌ電極５７と同時に１層
目Ａｌで形成するので、配線の邪魔にならず、また、製
造工程の簡易化を可能にする。
をソースドレイン領域５３のＡｌ電極５７と同時に１層
目Ａｌで形成するので、配線の邪魔にならず、また、製
造工程の簡易化を可能にする。
【００３３】尚、上例においてはトランスファゲート回
路４４を構成するＭＯＳトランジスタＱ1 及びＱ2 に適
用したが、その他、インバータ回路４５を構成するＭＯ
ＳトランジスタＱ3 及びＱ4 にも適用することができ
る。即ち、ＭＯＳトランジスタＱ3 及びＱ4 において
も、多結晶シリコンのゲート電極に光が入射して発生す
る電荷で誤動作が生ずる懼れもあるので、このＭＯＳト
ランジスタＱ3 及びＱ4 の一方のソースドレイン領域に
オーミック接続するＡｌ配線を一部ゲート部上を覆うよ
うに（即ち遮光するように）延長形成し、誤動作を防止
するように構成することができる。
路４４を構成するＭＯＳトランジスタＱ1 及びＱ2 に適
用したが、その他、インバータ回路４５を構成するＭＯ
ＳトランジスタＱ3 及びＱ4 にも適用することができ
る。即ち、ＭＯＳトランジスタＱ3 及びＱ4 において
も、多結晶シリコンのゲート電極に光が入射して発生す
る電荷で誤動作が生ずる懼れもあるので、このＭＯＳト
ランジスタＱ3 及びＱ4 の一方のソースドレイン領域に
オーミック接続するＡｌ配線を一部ゲート部上を覆うよ
うに（即ち遮光するように）延長形成し、誤動作を防止
するように構成することができる。
【００３４】
【発明の効果】本発明によれば、ＭＯＳ型固体撮像素子
における垂直シフトレジスタまたは水平シフトレジスタ
の光起電流による誤動作を防止することができ、また、
その製造工程の簡易化を実現することができる。従っ
て、この種のＭＯＳ型固体撮像素子及びそのドライブ回
路の高信頼性化を促進できる。
における垂直シフトレジスタまたは水平シフトレジスタ
の光起電流による誤動作を防止することができ、また、
その製造工程の簡易化を実現することができる。従っ
て、この種のＭＯＳ型固体撮像素子及びそのドライブ回
路の高信頼性化を促進できる。
【図面の簡単な説明】
【図１】本発明によるダイナミックシフトレジスタのＭ
ＯＳトランジスタの断面図である。
ＯＳトランジスタの断面図である。
【図２】本発明に係るＭＯＳ型固体撮像素子の回路構成
図である。
図である。
【図３】本発明に係るダイナミックシフトレジスタの基
本回路図である。
本回路図である。
【図４】従来のダイナミックシフトレジスタのＭＯＳト
ランジスタの断面図である。
ランジスタの断面図である。
【図５】従来の説明に供するＭＯＳ型固体撮像素子の回
路構成図である。
路構成図である。
【図６】従来の説明に供するダイナミックシフトレジス
タの基本回路図である。
タの基本回路図である。
【図７】ダイナミックシフトレジスタの動作説明に供す
るタイミングチャート図である。
るタイミングチャート図である。
【符号の説明】 １，３１ ＭＯＳ型固体撮像素子 ２，３２ フォトダイオード ３，３３ ＭＯＳトランジスタ ４，３４ 垂直選択線 ５，３５ 垂直シフトレジスタ ６，３６ 信号線 ７，３７ 水平シフトレジスタ ８，３８ 水平スイッチング用ＭＯＳトランジスタ ９，３９ 出力線 １０，４０ 負荷抵抗 １１，４１ 電源 １３，４３ ダイナミックシフトレジスタ １４，４４ トランスファゲート回路 １５，４５ インバータ回路 １６，４６ 同期遅延反転回路 Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ＭＯＳトランジスタ ２１，５１ Ｐ形半導体基板 ２２，２３，５２，５３ ソースドレイン領域 ２４，５４ ゲート絶縁膜 ２５，５５ ゲート電極 ２６，２７，５６，５７ Ａｌ配線 ５７Ａ 遮光層
Claims (4)
- 【請求項１】 水平及び垂直方向にマトリックス状に２
次元配列された複数画素の各画素毎に形成され、入射光
量に応じて信号電荷を蓄積する光電変換部と、 前記光電変換部から転送される信号電荷を増幅して出力
する増幅用ＭＯＳトランジスタと、 前記増幅用ＭＯＳトランジスタに接続された垂直選択線
を選択する垂直シフトレジスタと、 前記増幅用ＭＯＳトランジスタに接続された信号線を選
択する水平シフトレジスタとを具備し、 前記垂直シフトレジスタまたは前記水平シフトレジスタ
は、少なくとも第１導電形の半導体基板の表面に形成し
た１対のソースドレイン部と絶縁層を介して形成したゲ
ート部とからなるトランスファゲート用ＭＯＳトランジ
スタを有し、前記トランスファゲート用ＭＯＳトランジ
スタの一方のソースドレイン部に接続された導電層が該
一方のソースドレイン部及びゲート部を遮光するように
形成されて成る増幅型固体撮像素子。 - 【請求項２】 ２つのＭＯＳトランジスタを並列接続し
てなるトランスファゲート回路と、２つのＭＯＳトラン
ジスタを直列接続してなるインバータ回路とからなる同
期遅延反転回路を２個直列に接続して１ビットのダイナ
ミックシフトレジスタが構成され、少なくとも前記トラ
ンスファゲート回路におけるＭＯＳトランジスタの一方
のソースドレイン部に接続された導電層が該ソースドレ
イン部及びゲート部を遮光するように形成されて成る増
幅型固体撮像素子のドライブ回路。 - 【請求項３】 請求項２記載のドライブ回路で垂直シフ
トレジスタを構成して成る増幅型固体撮像素子。 - 【請求項４】 請求項２記載のドライブ回路で水平シフ
トレジスタを構成して成る増幅型固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255038A JPH06105238A (ja) | 1992-09-24 | 1992-09-24 | Ｍｏｓ型固体撮像素子及びそのドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255038A JPH06105238A (ja) | 1992-09-24 | 1992-09-24 | Ｍｏｓ型固体撮像素子及びそのドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06105238A true JPH06105238A (ja) | 1994-04-15 |
Family
ID=17273309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4255038A Pending JPH06105238A (ja) | 1992-09-24 | 1992-09-24 | Ｍｏｓ型固体撮像素子及びそのドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7589777B2 (en) * | 2005-12-14 | 2009-09-15 | Sony Corporation | Solid-state imaging device with light shield electrically connected to inter-horizontal transfer register |
-
1992
- 1992-09-24 JP JP4255038A patent/JPH06105238A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7589777B2 (en) * | 2005-12-14 | 2009-09-15 | Sony Corporation | Solid-state imaging device with light shield electrically connected to inter-horizontal transfer register |
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