JPH06104284A - Semiconductor device and manufacture thereof - Google Patents
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- JPH06104284A JPH06104284A JP27791292A JP27791292A JPH06104284A JP H06104284 A JPH06104284 A JP H06104284A JP 27791292 A JP27791292 A JP 27791292A JP 27791292 A JP27791292 A JP 27791292A JP H06104284 A JPH06104284 A JP H06104284A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体装置とその製造
方法に関し、特に、電界効果トランジスタ（以下、ＦＥ
Ｔとも称す。）におけるゲート電極構造の改良に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method, and more particularly to a field effect transistor (hereinafter referred to as FE).
Also called T. ) Related to the improvement of the gate electrode structure.
【０００２】[0002]
【従来の技術】一般に、高周波で用いられる電界効果ト
ランジスタを高性能化するためには高耐圧化とゲート長
（Ｌｇ）の短縮が求められている。そして、高耐圧化を
行うためには、通常、ゲートリセスの両側が階段状にな
った２段リセス構造が適用され、また、ゲート長（Ｌ
ｇ）を短縮するためには、ゲート金属を蒸着する際のレ
ジストパターンの開孔部の開孔幅（Ｗ）をできるだけ小
さく形成して、ゲート電極自体を細く形成している。2. Description of the Related Art Generally, in order to improve the performance of a field effect transistor used at high frequency, it is required to have a high breakdown voltage and a short gate length (Lg). In order to increase the breakdown voltage, a two-step recess structure in which both sides of the gate recess are stepwise is usually applied, and the gate length (L
In order to shorten g), the opening width (W) of the opening portion of the resist pattern when depositing the gate metal is formed as small as possible, and the gate electrode itself is formed thin.
【０００３】図７は、上述した２段リセス構造を備えた
ＦＥＴの断面図であり、図において、１は半導体基板、
２は活性層、５はソース電極、６はドレイン電極、７は
ゲート電極、２ａは２段リセスである。通常、この種の
ＦＥＴでは、図７に示すように、２段リセスの最底面
に、電極のソース側エッジからリセス端までの距離（Ｌ
ｓ）と電極のドレインエッジからリセス端までの距離
（ＬD ）が等しくなるようにゲート電極７が形成される
ため、高耐圧化に伴ってゲート・ソース間抵抗（Ｒｓ）
が劣化するといった問題点がある。FIG. 7 is a sectional view of an FET having the above-described two-step recess structure, in which 1 is a semiconductor substrate.
2 is an active layer, 5 is a source electrode, 6 is a drain electrode, 7 is a gate electrode, and 2a is a two-step recess. Generally, in this type of FET, as shown in FIG. 7, the distance from the source side edge of the electrode to the recess edge (L
Since the gate electrode 7 is formed such that the distance (LD) from the drain edge of the electrode to the recess edge (s) is the same, the gate-source resistance (Rs) is increased with the increase in withstand voltage.
Is deteriorated.
【０００４】一方、図８は、従来のＦＥＴにおけるゲー
ト電極の形成工程を示す断面図であり、図において、図
７と同一符号は同一または相当する部分を示し、１０は
レジストパターン、１１はゲート金属である。この図８
に示すゲート電極の形成工程において、レジストパター
ン１１の開孔部の幅（Ｗ）を小さくする技術は容易でな
く、また、その開孔幅（Ｗ）を小さくするにも限度があ
り、ゲート長（Ｌｇ）の短縮したゲート電極を活性層２
上に安定かつ再現性良く形成することができない。ま
た、レジストパターン１１の開孔部の幅（Ｗ）を小さく
すると、形成されるゲート電極の断面積（図中のＬｇに
対する垂直方向の高さ）も小さくなり、ゲート長（Ｌ
ｇ）短縮に伴って、ゲート抵抗（Ｒｇ）が増大するとい
った問題点がある。On the other hand, FIG. 8 is a cross-sectional view showing a step of forming a gate electrode in a conventional FET. In the figure, the same reference numerals as those in FIG. 7 indicate the same or corresponding portions, 10 is a resist pattern, and 11 is a gate. It is a metal. This Figure 8
In the step of forming the gate electrode shown in FIG. 3, it is not easy to reduce the width (W) of the opening portion of the resist pattern 11, and there is a limit to reducing the opening width (W). The gate electrode having a reduced (Lg) is used as the active layer 2
Stable and reproducible cannot be formed on top. When the width (W) of the opening of the resist pattern 11 is reduced, the cross-sectional area of the formed gate electrode (height in the direction perpendicular to Lg in the figure) is also reduced, and the gate length (L
g) There is a problem that the gate resistance (Rg) increases with the shortening.
【０００５】[0005]
【発明が解決しようとする課題】上記のように、従来、
ＦＥＴの高性能化のために、高耐圧化とゲート長（Ｌ
ｇ）の短縮を図ると、却って、ゲート・ソース間抵抗
（Ｒｓ）が劣化したり、ゲート抵抗（Ｒｇ）が増加して
しまう問題点があった。また、ゲート長（Ｌｇ）の短縮
する際、所望のゲート長（Ｌｇ）となるゲート電極を高
精度に再現性良く形成することができなとういう問題点
があった。As described above, as described above,
Higher breakdown voltage and gate length (L
If the g) is shortened, there is a problem that the resistance between the gate and the source (Rs) is deteriorated or the gate resistance (Rg) is increased. Further, when the gate length (Lg) is shortened, there is a problem that it is not possible to form a gate electrode having a desired gate length (Lg) with high accuracy and reproducibility.
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ゲート・ソース間抵抗（Ｒｓ）
が劣化することなく高耐圧化が図られ、しかも、ゲート
抵抗（Ｒｇ）が増大化することなくゲート長（Ｌｇ）が
短縮した半導体装置と該半導体装置を再現性よく形成す
ることがてきる製造方法を得ることを目的とする。The present invention has been made in order to solve the above problems, and has a gate-source resistance (Rs).
And a semiconductor device in which a high breakdown voltage is achieved without deterioration, and a gate length (Lg) is shortened without increasing a gate resistance (Rg), and the semiconductor device can be formed with good reproducibility. Aim to get a way.
【０００７】[0007]
【課題を解決するための手段】この発明に係る半導体装
置及びその製造方法は、ｎ型活性層にその底面が達する
ように形成されるゲートリセスのドレイン電極側の側部
に、該ゲートリセスの一方の側壁を構成する上記ｎ型活
性層よりも不純物濃度が低いｎ- 層を形成し、更に、該
ゲートリセスに、その上部がドレイン電極側に延びる形
状のゲート電極を形成するようにしたものである。According to the present invention, there is provided a semiconductor device and a method of manufacturing the same, wherein one side of the gate recess is formed on the side of the drain electrode side of the gate recess formed so that its bottom surface reaches the n-type active layer. An n − layer having an impurity concentration lower than that of the n-type active layer forming the side wall is formed, and further, a gate electrode having a shape in which an upper portion thereof extends toward the drain electrode side is formed in the gate recess.
【０００８】更に、この発明に係る半導体装置及びその
製造方法は、ｎ型活性層にその底面が達するように形成
されるゲートリセスのソース電極側の側部に、該ゲート
リセスの一方の側壁を構成する上記ｎ型活性層よりも不
純物濃度が低い第１のｎ- 層を形成し、該ゲートリセス
のドレイン電極側の側部に該ゲートリセスの他方の側壁
を構成する、上記第１のｎ- 層よりもその幅が大きく上
記ｎ型活性層よりも不純物濃度が低い第２のｎ- 層を形
成し、更に、該ゲートリセスに、その形状がＴ型のゲー
ト電極を形成するようにしたものである。Further, in the semiconductor device and the method of manufacturing the same according to the present invention, one side wall of the gate recess is formed on the side portion on the source electrode side of the gate recess formed so that the bottom surface thereof reaches the n-type active layer. the n-type active first impurity concentration lower than layer n - layer is formed, constituting the other side wall of said gate recess on the side of the drain electrode side of the gate recess, the first n - than the layer A second n - layer having a large width and a lower impurity concentration than the n-type active layer is formed, and a T-shaped gate electrode is formed in the gate recess.
【０００９】更に、この発明に係る半導体装置及びその
製造方法は、ゲートリセスのドレイン電極側を多段リセ
ス構造に形成し、該ゲートリセスのソース側の底面に、
その上部がドレイン電極側に延びる形状のゲート電極を
形成するようにしたものである。Further, in the semiconductor device and the method of manufacturing the same according to the present invention, the drain electrode side of the gate recess is formed in a multi-step recess structure, and the bottom surface of the gate recess on the source side is formed.
A gate electrode having a shape whose upper portion extends toward the drain electrode is formed.
【００１０】[0010]
【作用】この発明においては、ゲートリセスのドレイン
電極側の側壁を不純物濃度の低いｎ- 層の側壁で構成す
るよにうしたから、ゲート・ソース間抵抗（Ｒｓ）を劣
化させることなく高耐圧化することができ、更に、該ゲ
ートリセスに形成されるゲート電極の上部をドレイン電
極側に延びる形状にしたから、ゲート長を短縮化して
も、ゲート抵抗（Ｒｇ）の増加を伴わない。According to the present invention, since the side wall of the gate recess on the drain electrode side is formed of the side wall of the n − layer having a low impurity concentration, the breakdown voltage is increased without degrading the gate-source resistance (Rs). Further, since the upper part of the gate electrode formed in the gate recess is formed to extend to the drain electrode side, even if the gate length is shortened, the gate resistance (Rg) is not increased.
【００１１】更に、この発明においては、ゲート電極を
形成する際、形成されるゲート電極のゲート長を、上記
ゲートリセスのドレイン電極側の側壁を構成するｎ- 層
を形成する際に用いた絶縁膜パターンの一方の端部と、
その開孔幅をゲート電極の断面積を規定する幅に形成し
たレジスト開孔パターンのソース側の端部とで規定する
ようにしたから、ゲート長の短縮化に伴って上記レジス
ト開孔パターンの開孔幅を狭く形成する必要がなくな
り、ゲート抵抗（Ｒｇ）を増加させることなく、ゲート
長（Ｌｇ）の短縮したゲート電極を形成することができ
る。Further, in the present invention, when the gate electrode is formed, the gate length of the formed gate electrode is the insulating film used when forming the n - layer which constitutes the drain electrode side wall of the gate recess. One end of the pattern,
Since the opening width is defined by the end portion on the source side of the resist opening pattern formed to have a width that defines the cross-sectional area of the gate electrode, the resist opening pattern of the resist opening pattern is reduced as the gate length is shortened. It is not necessary to form a narrow opening width, and it is possible to form a gate electrode having a short gate length (Lg) without increasing the gate resistance (Rg).
【００１２】更に、この発明においては、ゲートリセス
のソース電極側の側壁を不純物濃度の低い第１のｎ- 層
の側壁で構成し、ゲートリセスのドレイン電極側の側壁
を該第１のｎ- 層より幅の大きい不純物濃度の低い第２
のｎ- 層の側壁で構成するよようにしたから、ゲート・
ソース間抵抗（Ｒｓ）を劣化させることなく高耐圧化す
ることができ、更に、該ゲートリセスにＴ型ゲート電極
を形成するようにしたから、ゲート長を短縮化しても、
ゲート抵抗（Ｒｇ）の増加を伴わない。Further, in the present invention, the side wall of the gate recess on the side of the source electrode is formed of the side wall of the first n − layer having a low impurity concentration, and the side wall of the side of the gate recess on the side of the drain electrode is formed from the side wall of the first n − layer. Second with a wide width and low impurity concentration
The n - layer side wall of the gate
It is possible to increase the breakdown voltage without deteriorating the source-to-source resistance (Rs). Further, since the T-shaped gate electrode is formed in the gate recess, even if the gate length is shortened,
There is no increase in the gate resistance (Rg).
【００１３】更に、この発明においては、ゲート電極を
形成する際、形成されるゲート電極のゲート長を、上記
第１，第２のｎ- 層を形成する際に用いた２つの絶縁膜
パターン間の間隔によって規定し、ゲート電極のゲート
断面積をこれら２つの絶縁膜パターン上に配置されるレ
ジスト開孔パターンの開孔部の幅によって規定するよう
にしたから、ゲート長とゲート抵抗（Ｒｇ）の調整を別
々に行うことができ、ゲート抵抗（Ｒｇ）を増加させる
ことなく、ゲート長（Ｌｇ）の短縮したゲート電極を形
成することができる。また、上記ゲート長を規定する２
つの絶縁膜パターンのパターニングは、平坦な絶縁膜上
に形成したレジストパターンをマスクるして行われるた
め、上記絶縁膜パターンの寸法制御は容易で且つ精度よ
く行うことができる。Further, in the present invention, when the gate electrode is formed, the gate length of the formed gate electrode is set between the two insulating film patterns used when forming the first and second n − layers. And the gate cross-sectional area of the gate electrode is defined by the width of the opening portion of the resist opening pattern arranged on these two insulating film patterns. Therefore, the gate length and the gate resistance (Rg) Can be separately adjusted, and a gate electrode with a reduced gate length (Lg) can be formed without increasing the gate resistance (Rg). In addition, it defines the gate length 2
Since patterning of one insulating film pattern is performed by masking the resist pattern formed on the flat insulating film, the size control of the insulating film pattern can be performed easily and accurately.
【００１４】更に、この発明においては、ゲート電極を
形成する際、形成されるゲート電極のゲート長を、上記
ゲートリセスのドレイン電極側を多段リセス形状に形成
する際に用いた絶縁膜パターンの端部と、その開孔幅を
ゲート電極の断面積を規定する幅に形成したレジスト開
孔パターンのソース側の端部とで規定するようにしたか
ら、ゲート長の短縮化に伴って上記レジスト開孔パター
ンの開孔幅を狭く形成する必要がなくなり、ゲート抵抗
（Ｒｇ）を増加させることなく、ゲート長（Ｌｇ）の短
縮したゲート電極を形成することができる。Further, according to the present invention, when the gate electrode is formed, the gate length of the formed gate electrode is set to the end of the insulating film pattern used when forming the drain electrode side of the gate recess into a multi-step recess shape. And the width of the opening is defined by the source-side end of the resist opening pattern formed to have a width that defines the cross-sectional area of the gate electrode. It is not necessary to form the opening width of the pattern narrowly, and it is possible to form a gate electrode having a short gate length (Lg) without increasing the gate resistance (Rg).
【００１５】[0015]
【実施例】以下、この発明の実施例を図について説明す
る。 （実施例１）図１はこの発明の第１の実施例によるＦＥ
Ｔを示す断面図であり、図のおいて、図７，８と同一符
号は同一または相当する部分を示し、このＦＥＴでは、
不純物濃度が１×１０17cm-3〜１×１０18cm-3程度に形
成されたｎ型活性層２上の該ｎ型活性層２よりも不純物
濃度が高いｎ+ 層４を通してその底面がｎ型活性層２に
対して形成されたゲートリセス２ｂのドレイン電極側側
部に、該ｎ型活性層２よりも不純物濃度が低いｎ- 層３
が形成されている。また、ゲートリセス２ｂ上に形成さ
れたゲート電極７ａの上部電極がドレイン電極側に延び
た構造になっている。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) FIG. 1 shows an FE according to a first embodiment of the present invention.
9 is a cross-sectional view showing T, and in the figure, the same reference numerals as those in FIGS. 7 and 8 indicate the same or corresponding portions, and in this FET,
The bottom surface of the n + layer 4 having an impurity concentration higher than that of the n-type active layer 2 formed on the n-type active layer 2 having an impurity concentration of about 1 × 10 17 cm −3 to 1 × 10 18 cm −3 An n − layer 3 having an impurity concentration lower than that of the n-type active layer 2 is formed on the side of the drain electrode side of the gate recess 2b formed for the n-type active layer 2.
Are formed. Further, the upper electrode of the gate electrode 7a formed on the gate recess 2b has a structure extending toward the drain electrode.
【００１６】図２は、上記図１に示すＦＥＴの製造行程
を示す行程別断面図であり、図において、図１と同一符
号は同一または相当する部分を示し、８は絶縁膜、９は
レジストパターンである。FIG. 2 is a cross-sectional view showing the manufacturing process of the FET shown in FIG. 1 for each step. In the figure, the same reference numerals as those in FIG. 1 denote the same or corresponding parts, 8 is an insulating film, and 9 is a resist. It is a pattern.
【００１７】以下、図２に基づいて製造行程を説明す
る。先ず、図２(a) に示すように、半導体基板１の一方
の主面上に、不純物濃度がｎ、即ち、１×１０17cm-3〜
１×１０18cm-3の範囲にあり、厚みが例えば０．１μｍ
〜０．３μｍの範囲にあるｎ型活性層２，該ｎ型活性層
２より不純物濃度が低く、その厚みが例えば０．２μｍ
〜０．４μｍの範囲にあるｎ- 層３をこの順に、例えば
分子線エピタキシ法（ＭＢＥ）を用いて順次形成する。
次に、図２(b) に示すように、上記ｎ- 層３上に、例え
ば、厚みが０．２μｍ〜０．５μｍの範囲にあるＳｉＮ
膜等からなる絶縁膜８を例えばＣＶＤ法を用いて形成す
る。次に、図２(c) に示すように、前記絶縁膜８上に、
後の行程で、ゲートリセスのドレイン電極側の側部のみ
に配置されることになるｎ- 層３の幅を決定する、例え
ばその幅が０．３μｍ〜１．０μｍの範囲ににあるレジ
ストパターン９を通常の写真製技術を用いて形成する。
次に、図２(d) に示すように、上記レジストパターン９
をマスクに例えばリアクティブイオンエッチングのよう
なドライエッチングを使用して、上記絶縁膜８をエッチ
ングし、次いで、このレジスタパターン９を例えばアセ
トン等により溶解除去した後、図２(e) に示すように、
上記エッチングにより残された絶縁膜８をマスクにして
イオン注入を行い、絶縁膜８によってマスクされていな
い部分のｎ- 層３を活性層２よりも不純物濃度が高いｎ
+ 層４に変化させる。次に、図２(f) に示すように、蒸
着リフトオフ法により、ソース電極５，ドレイン電極６
を形成する。次に、図２(g) に示すように、後の行程で
形成するゲート電極がｎ型活性層２と接触する寸法、即
ち、ゲート電極のゲート長（Ｌｇ）とゲート電極の上部
電極寸法（Ｌ２）を決定するレジスト開孔パターン１０
を、その開孔幅が０．５μｍ〜１．０μｍの範囲となる
ように形成する。次に、図２(h) に示すように、上記レ
ジスト開孔パターン１０と絶縁膜８とをマスクにして、
例えば硫酸系またはリン酸系のエッチング液を使用し
て、例えば、ゲートリセス深さが０．２μｍ〜０．４μ
ｍとなるようにｎ+ 層４とｎ型活性層２とをエッチング
してゲートリセス２ｂを形成し、次いで、例えばＴｉ／
Ｐｔ／Ａｕ，ＷＳｉ，Ｔｉ／Ｍｏ／Ａｌ等のゲート電極
形成用金属１１を真空蒸着するとゲート電極７ａが形成
される。この後、アセトン等を使用して、図２(i) に示
すように、不要なゲート金属１１と共にレジスト１０を
除去し、最後に、例えばフッ酸等により絶縁膜８を除去
すると、図２(j) に示す、即ち、図１に示したＦＥＴが
得られる。The manufacturing process will be described below with reference to FIG. First, as shown in FIG. 2A, the impurity concentration on one main surface of the semiconductor substrate 1 is n, that is, 1 × 10 17 cm −3
It is in the range of 1 × 10 18 cm -3 and has a thickness of 0.1 μm, for example.
.About.0.3 .mu.m, the n-type active layer 2 has an impurity concentration lower than that of the n-type active layer 2, and its thickness is, for example, 0.2 .mu.m.
The n − layer 3 in the range of up to 0.4 μm is sequentially formed in this order, for example, using the molecular beam epitaxy method (MBE).
Next, as shown in FIG. 2 (b), SiN having a thickness of, for example, 0.2 μm to 0.5 μm is formed on the n − layer 3.
The insulating film 8 made of a film or the like is formed by using, for example, the CVD method. Next, as shown in FIG. 2C, on the insulating film 8,
In a later step, the width of the n − layer 3 to be arranged only on the side of the gate recess on the side of the drain electrode is determined. For example, the resist pattern 9 whose width is in the range of 0.3 μm to 1.0 μm Are formed by using a normal photographic technique.
Next, as shown in FIG. 2D, the resist pattern 9
The insulating film 8 is etched by using dry etching such as reactive ion etching with the mask as a mask, and then the resist pattern 9 is dissolved and removed by, for example, acetone or the like, as shown in FIG. 2 (e). To
Ion implantation is performed using the insulating film 8 left by the etching as a mask, and the n − layer 3 in the portion not masked by the insulating film 8 has a higher impurity concentration than the active layer 2.
+ Change to layer 4. Next, as shown in FIG. 2F, the source electrode 5 and the drain electrode 6 are formed by a vapor deposition lift-off method.
To form. Next, as shown in FIG. 2 (g), the dimension at which the gate electrode formed in a later step contacts the n-type active layer 2, that is, the gate length (Lg) of the gate electrode and the upper electrode dimension of the gate electrode ( Resist opening pattern 10 for determining L2)
Are formed so that the opening width thereof is in the range of 0.5 μm to 1.0 μm. Next, as shown in FIG. 2 (h), using the resist opening pattern 10 and the insulating film 8 as a mask,
For example, using a sulfuric acid-based or phosphoric acid-based etching solution, for example, the gate recess depth is 0.2 μm to 0.4 μm.
The n + layer 4 and the n-type active layer 2 are etched so as to have a thickness of m to form a gate recess 2b.
The gate electrode 7a is formed by vacuum-depositing the gate electrode forming metal 11 such as Pt / Au, WSi, and Ti / Mo / Al. After that, as shown in FIG. 2I, the resist 10 is removed together with the unnecessary gate metal 11 by using acetone or the like, and finally the insulating film 8 is removed by, for example, hydrofluoric acid. The FET shown in j), that is, shown in FIG. 1 is obtained.
【００１８】このような本実施例のＦＥＴの製造行程で
は、ゲート長（Ｌｇ）を決定するゲート電極形成用金属
１１の半導体層（ｎ+ 層４）に対して蒸着する幅が、予
め半導体層（ｎ- 層３）上に形成されていた絶縁膜の側
壁とレジスト開孔パターン１０のソース側の側壁とによ
って規定されるため、レジスト開孔パターン１０の開孔
幅（Ｌ２に相当）より細いゲート長（Ｌ１に相当）のゲ
ート電極７ａを形成することができる。即ち、レジスト
開孔パターン１０の開孔幅を、従来のように該レジスト
開孔パターン１０自体を安定に且つ再現性良く形成する
ことができないような製造条件になるまで微細化するこ
となく、このレジスト開孔パターン１０の開孔幅を０．
５〜１．０μｍ程度の広い幅にして、ゲート長（Ｌｇ）
が短縮したゲート電極７ａを形成することができる。ま
た、この際、ゲート電極７ａの断面積はレジスト開孔パ
ターン１０の開孔幅（Ｌ２に相当）によって規定される
ため、ゲート電極７ａの断面積によって決定されるゲー
ト抵抗（Ｒｇ）が増大化することも防止できる。また、
その底面がｎ型活性層２に達するゲートリセス２ｂのド
レイン電極側の側部に、ｎ型活性層２よりも不純物濃度
が低いｎ- 層３が配設されるため、ゲート・ソース間抵
抗（Ｒｓ）を劣化させることなく、高耐圧化を図ること
ができる。In the manufacturing process of the FET according to the present embodiment, the width of vapor deposition on the semiconductor layer (n + layer 4) of the metal 11 for forming the gate electrode, which determines the gate length (Lg), is previously set to the semiconductor layer. It is narrower than the opening width (corresponding to L2) of the resist opening pattern 10 because it is defined by the side wall of the insulating film formed on the (n − layer 3) and the side wall of the resist opening pattern 10 on the source side. The gate electrode 7a having a gate length (corresponding to L1) can be formed. That is, the opening width of the resist opening pattern 10 is not miniaturized until it becomes a manufacturing condition in which the resist opening pattern 10 itself cannot be stably and reproducibly formed as in the conventional case. The resist opening pattern 10 has an opening width of 0.
Wide gate width (Lg) of 5 to 1.0 μm
It is possible to form the gate electrode 7a having a reduced length. At this time, since the cross-sectional area of the gate electrode 7a is defined by the opening width (corresponding to L2) of the resist opening pattern 10, the gate resistance (Rg) determined by the cross-sectional area of the gate electrode 7a increases. It can also be prevented. Also,
Since the n − layer 3 having an impurity concentration lower than that of the n-type active layer 2 is disposed on the side of the gate recess 2b whose bottom surface reaches the n-type active layer 2 on the drain electrode side, the resistance between the gate and the source (Rs ), It is possible to increase the breakdown voltage.
【００１９】（実施例２）図３は、この発明の第２の実
施例によるＦＥＴの構造を示す断面図であり、図におい
て、図１と同一符号は同一または相当する部分であり、
このＦＥＴでは、その底面がｎ型活性層２に達するよう
に形成されたゲートリセス２ｂのドレイン電極側側部に
幅が広いｎ型活性層２よりも不純物濃度が小さいｎ- 層
３ａが形成され、ソース電極側側部に幅が狭いｎ型活性
層２よりも不純物濃度が小さいｎ-層３ｂが形成されて
いる。また、ゲートリセス２ｂ上に形成されたゲート電
極７ｂはその上部が幅広のいわゆるＴ型ゲート構造にな
っている。(Embodiment 2) FIG. 3 is a sectional view showing the structure of an FET according to a second embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 1 designate the same or corresponding parts,
In this FET, an n − layer 3a having an impurity concentration smaller than that of the wider n-type active layer 2 is formed on the side of the drain electrode side of the gate recess 2b formed so that the bottom surface thereof reaches the n-type active layer 2. An n − layer 3b having an impurity concentration lower than that of the narrow n-type active layer 2 is formed on the side of the source electrode. Further, the gate electrode 7b formed on the gate recess 2b has a so-called T-shaped gate structure having a wide upper portion.
【００２０】図４は、上記図３に示すＦＥＴの製造行程
を示す行程別断面図であり、図において、図１と同一符
号は同一または相当する部分を示し、８ａ，８ｂは絶縁
膜パターン、９ａ，９ｂはレジストパターン、１０ａは
レジスト開孔パターンである。以下、この図に基づいて
上記ＦＥＴの製造行程を説明する。FIG. 4 is a cross-sectional view showing the manufacturing process of the FET shown in FIG. 3 for each step. In the figure, the same reference numerals as those in FIG. 1 denote the same or corresponding portions, and 8a and 8b denote insulating film patterns, 9a and 9b are resist patterns, and 10a is a resist opening pattern. The manufacturing process of the FET will be described below with reference to this drawing.
【００２１】図４(a),(b) に示される行程は、上記第１
の実施例における図２(a),(b) で示される行程と同一で
あるのでここでは説明を省略する。The steps shown in FIGS. 4 (a) and 4 (b) are the same as those in the first step.
Since it is the same as the process shown in FIGS. 2 (a) and 2 (b) in the embodiment of FIG.
【００２２】図４(a),(b) に示す行程後、図４(c) に示
すように、絶縁膜８上に後の行程で形成されるゲートリ
セスの両側側部に配置されることになるｎ- 層３ａ，３
ｂの幅を決定する、ドレイン電極側のレジストパターン
９ａ，ソース電極側のレジストパターン９ｂを、その幅
がそれぞれ０．２〜０．５μｍの範囲で、レジストパタ
ーン９ａがレジストパターン９ｂより大きな幅となり、
且つ、後の行程で形成されるゲート電極のゲート長（Ｌ
ｇ）を決定するこれら２つのレジストパターンの間隔
（Ｌ３）が０．２〜０．５μｍの範囲になるように形成
する。次に、図４(d) に示すように、上記レジストパタ
ーン９ａ，９ｂをマスクにして、例えばリアクティブエ
ッチングのような異方性ドライエッチングを絶縁膜８に
施し、レジストパターン９ａ，９ｂの幅に対応する幅の
絶縁膜パターン８ａ，８ｂを形成し、次いで、上記レジ
ストパターン９ａ，９ｂを例えばアセトン等により溶解
除去した後、上記絶縁膜パターン８ａ，８ｂをマスクに
して、ｎ- 層３にイオン注入を行うと、図４(e) に示す
ように、絶縁膜パターン８ａ，８ｂでマスクされている
部分以外のｎ- 層３がｎ+ 層４に変わる。次に、図４
(f) に示すように、蒸着リフトオフ法によりソース電極
５，ドレイン電極６を形成した後、図４(g) に示すよう
に、ゲート電極の上部電極寸法（Ｌ４）を決定するレジ
スト開孔パターン１０ａを例えばその開孔幅が０．５μ
ｍ〜１．０μｍの範囲となるように形成する。次に、上
記レジスト開孔パターン１０ａをマスクにして、例え
ば、硫酸系またはリン酸系のエッチング液を使用して、
ゲートリセス深さが例えば０．２μｍ〜０．４μｍの範
囲となるように、半導体層（ｎ型活性層２，ｎ- 層３及
びｎ+層４）をエッチング除去して、リセス２ｂを形成
した後、例えばＴｉ／Ｐｔ／Ａｕ，ＷＳｉ，Ｔｉ／Ｍｏ
／Ａｌ等のゲート電極形成用金属１１を真空蒸着する
と、図４(h) に示すようにＴ型ゲートで電極７ｂが形成
される。次に、図４(i) に示すように、アセトン等を使
用して、不要なゲート金属１１とレジスト１０を除去
し、最後に、例えばフッ酸等を使用して上記絶縁膜８を
除去すると、図４(g)に示す、即ち、図３に示したＦＥ
Ｔが形成される。After the steps shown in FIGS. 4 (a) and 4 (b), as shown in FIG. 4 (c), they are arranged on both sides of the gate recess formed in the later step on the insulating film 8. N - layers 3a, 3
The resist pattern 9a on the drain electrode side and the resist pattern 9b on the source electrode side, which determine the width of b, have widths in the range of 0.2 to 0.5 μm, respectively, and the resist pattern 9a is wider than the resist pattern 9b. ,
In addition, the gate length (L
The gap (L3) between these two resist patterns that determines g) is formed to be in the range of 0.2 to 0.5 μm. Next, as shown in FIG. 4 (d), using the resist patterns 9a and 9b as a mask, anisotropic dry etching such as reactive etching is performed on the insulating film 8 so that the width of the resist patterns 9a and 9b is reduced. After forming the insulating film patterns 8a and 8b having a width corresponding to, and then removing the resist patterns 9a and 9b by, for example, acetone, the insulating film patterns 8a and 8b are used as a mask to form the n − layer 3. When the ion implantation is performed, the n − layer 3 other than the portions masked by the insulating film patterns 8a and 8b is changed to the n + layer 4, as shown in FIG. 4 (e). Next, FIG.
After forming the source electrode 5 and the drain electrode 6 by the evaporation lift-off method as shown in (f), a resist opening pattern for determining the upper electrode dimension (L4) of the gate electrode as shown in FIG. 4 (g). 10a has an opening width of 0.5 μ, for example.
It is formed to have a range of m to 1.0 μm. Next, using the resist opening pattern 10a as a mask, using, for example, a sulfuric acid-based or phosphoric acid-based etching solution,
After the semiconductor layer (n-type active layer 2, n − layer 3 and n + layer 4) is removed by etching to form the recess 2b so that the gate recess depth is in the range of 0.2 μm to 0.4 μm, for example. , Ti / Pt / Au, WSi, Ti / Mo
When a metal 11 for forming a gate electrode such as / Al is vacuum-deposited, an electrode 7b is formed with a T-shaped gate as shown in FIG. 4 (h). Next, as shown in FIG. 4 (i), unnecessary gate metal 11 and resist 10 are removed using acetone or the like, and finally the insulating film 8 is removed using, for example, hydrofluoric acid or the like. , FE shown in FIG. 4 (g), that is, shown in FIG.
T is formed.
【００２３】このような本実施例のＦＥＴの製造行程で
は、レジストパターン９ａ，９ｂをその表面が平坦な絶
縁膜８上に形成するため、レジストパターン９ａ，９ｂ
の寸法制御が容易であり、結果として、該レジストパタ
ーン９ａ，９ｂをマスクにしたエッチングによって形成
される絶縁膜パターン８ａ，８ｂの幅及びこれらの間隔
を容易に制御性良く微細化できることになり、該絶縁膜
パターン８ａ，８ｂをマスクとしたゲート電極形成用金
属１１の付着により、ゲート長（Ｌｇ）の短縮したゲー
ト電極７ｂを容易に再現性良く形成することができる。
また、この際、ゲート電極７ｂのゲート抵抗（Ｒｇ）を
決定するゲート電極７ｂのゲート断面積はその幅が０．
５〜１．０μｍの範囲にあるレジスト開孔パターン１０
ａの開孔幅（Ｌ４に相当）で規定されるため、ゲート抵
抗（Ｒｇ）を増大させることなくゲート長（Ｌｇ）を短
縮することができる。また、その底面がｎ型活性層２に
達するゲートリセス２ｂのソース電極側とドレイン電極
側には、その幅（Ｌｓ）が狭くｎ型活性層２よりも不純
物濃度が低いｎ- 層３ｂと、その幅（Ｌｄ）が広く（Ｌ
ｄ＞Ｌｓ）ｎ型活性層２よりも不純物濃度が低いｎ- 層
３ａとがそれぞれ形成されるため、ゲート・ソース間抵
抗（Ｒｓ）を劣化させることなく、高耐圧化を図ること
ができる。In the manufacturing process of the FET according to the present embodiment, the resist patterns 9a and 9b are formed on the insulating film 8 having a flat surface, so that the resist patterns 9a and 9b are formed.
Of the insulating film patterns 8a and 8b formed by etching using the resist patterns 9a and 9b as a mask, and the distance between them can be easily miniaturized with good controllability. By attaching the gate electrode forming metal 11 using the insulating film patterns 8a and 8b as a mask, the gate electrode 7b having a reduced gate length (Lg) can be easily formed with good reproducibility.
At this time, the gate cross-sectional area of the gate electrode 7b that determines the gate resistance (Rg) of the gate electrode 7b has a width of 0.
Resist opening pattern 10 in the range of 5 to 1.0 μm
Since it is defined by the opening width of a (corresponding to L4), the gate length (Lg) can be shortened without increasing the gate resistance (Rg). Further, on the source electrode side and the drain electrode side of the gate recess 2b whose bottom surface reaches the n-type active layer 2, the width (Ls) is narrow and the n − layer 3b having a lower impurity concentration than the n-type active layer 2 is formed. Wide width (Ld) (L
d> Ls) Since the n − layer 3a having an impurity concentration lower than that of the n-type active layer 2 is formed, the breakdown voltage can be increased without deteriorating the gate-source resistance (Rs).
【００２４】（実施例３）図５は、この発明の第３の実
施例によるＦＥＴの構造を示す断面図であり、図におい
て、図１，２と同一符号は同一または相当する部分を示
し、２ｃはドレイン電極側のみに多段構造が形成された
ゲートリセスであり、このＦＥＴでは、このゲートリセ
ス２ｃのソース電極側領域に、その上部がドレイン電極
側に延びたゲート電極７ａが形成されている。(Embodiment 3) FIG. 5 is a sectional view showing the structure of an FET according to a third embodiment of the present invention. In the figure, the same reference numerals as those in FIGS. 1 and 2 designate the same or corresponding parts, Reference numeral 2c denotes a gate recess in which a multi-stage structure is formed only on the drain electrode side. In this FET, a gate electrode 7a whose upper portion extends to the drain electrode side is formed in the source electrode side region of the gate recess 2c.
【００２５】図６は、図５に示すＦＥＴの製造行程を示
す行程別断面図であり、図において、図５と同一符号は
同一または相当する部分であり、４ａは有機金属気相成
長法により形成されたｎ+ 層、８ｃは絶縁膜パターン、
９ｃはレジストパターンである。以下、この図に基づい
て製造行程を説明する。FIG. 6 is a cross-sectional view showing the manufacturing process of the FET shown in FIG. 5 according to the process. In the figure, the same symbols as those in FIG. 5 are the same or corresponding parts, and 4a is formed by the metal organic chemical vapor deposition method. The formed n + layer, 8c is an insulating film pattern,
9c is a resist pattern. The manufacturing process will be described below with reference to this drawing.
【００２６】先ず、図６(a) に示すように、半導体基板
１の一方の主面上に不純物濃度がｎ、即ち、不純物濃度
が１×１０17cm -3 〜１×１０18cm-3の範囲にあり、そ
の厚みが例えば０．１μｍ〜０．３μｍの範囲にあるｎ
型活性層２を例えば分子線エピタキシ法（ＭＢＥ）によ
り成長させ、この後、図６(b) に示すように、上記ｎ型
活性層２上に例えば膜厚が０．３μｍ〜１．０μｍの範
囲にあるＳｉＮ膜等からなる絶縁膜８をＣＶＤ法により
形成する。次に、図６(c) に示すように、絶縁膜８上に
後の行程で形成されるゲートリセスのドレイン電極側の
２段リセス底面の幅を決定する、その幅が例えば０．３
μｍ〜１．０μｍの範囲にあるレジストパターン９ｃを
形成し、次いで、図６(d) に示すように、レジストパタ
ーン９ｃをマスクにして、例えばリアクティブイオンエ
ッチングのような異方性ドライエッチングを絶縁膜８に
施し、レジストパターン９ｃの幅に対応する幅の絶縁膜
パターン８ｃを形成する。次に、上記レジストパターン
９ｃを例えばアセトン等により溶解除去した後、図６
(e) に示すように、活性層２上に有機金属気相成長法に
よりその不純物濃度が例えば１×１０18cm-3以上の活性
層２よりも不純物濃度が高いｎ+ 層４ａを、例えば厚み
が０．２μｍ〜０．４μｍの範囲になるように成長す
る。次に、図６(f) に示すように、蒸着リフトオフ法に
よりソース電極５，ドレイン電極６を形成した後、図６
(g) に示すように、ゲート電極が半導体と接触する寸
法、即ち、ゲート長を決定する寸法（Ｌ５）及びゲート
電極の上部電極の幅（Ｌ６）を決定するレジスト開孔パ
ターン１０ｂを例えば開孔幅０．５μｍ〜１．０μｍに
形成し、次いで、上記記レジスト開孔パターン１０ｂを
マスクにして、例えば硫酸系、またはリン酸系のエッチ
ング液により、例えばゲートリセス深さが０．２μｍ〜
０．４μｍになるように、半導体層（ｎ型活性層２及び
ｎ+ 層４ａ）のエッチングを行った後、図６(h) に示す
ように、例えば、Ｔｉ／Ｐｔ／Ａｕ，ＷＳｉ，Ｔｉ／Ｍ
ｏ／Ａｌ等のゲート電極形成用金属１１を真空蒸着し
て、ゲート電極７ａを形成する。次に、図６(i) に示す
ように、アセトン等により不要なゲート金属１１と共に
レジスト１０を除去した後、最後に、フッ酸等により絶
縁膜８を除去すると、図６(j) に示す、即ち、図５に示
した、ドレイン電極側に多段構造を有するゲートリセス
２ｃのソース電極側にゲート電極２ｂが形成されたＦＥ
Ｔが完成する。First, as shown in FIG. 6 (a), the impurity concentration on one main surface of the semiconductor substrate 1 is n, that is, the impurity concentration is 1 × 10 17 cm -3 to 1 × 10 18 cm -3. And the thickness thereof is, for example, in the range of 0.1 μm to 0.3 μm.
The type active layer 2 is grown by, for example, molecular beam epitaxy (MBE), and then, as shown in FIG. 6B, a film thickness of 0.3 μm to 1.0 μm is formed on the n type active layer 2. The insulating film 8 made of a SiN film or the like in the range is formed by the CVD method. Next, as shown in FIG. 6C, the width of the bottom surface of the two-step recess on the drain electrode side of the gate recess formed in the later process on the insulating film 8 is determined.
A resist pattern 9c in the range of μm to 1.0 μm is formed, and then anisotropic dry etching such as reactive ion etching is performed using the resist pattern 9c as a mask as shown in FIG. 6 (d). This is applied to the insulating film 8 to form an insulating film pattern 8c having a width corresponding to the width of the resist pattern 9c. Next, after the resist pattern 9c is removed by dissolving it with acetone or the like, as shown in FIG.
As shown in (e), an n + layer 4a having an impurity concentration higher than that of the active layer 2 whose impurity concentration is, for example, 1 × 10 18 cm −3 or more is formed on the active layer 2 by metal organic chemical vapor deposition, for example. It is grown so that the thickness is in the range of 0.2 μm to 0.4 μm. Next, as shown in FIG. 6F, after the source electrode 5 and the drain electrode 6 are formed by the vapor deposition lift-off method,
As shown in (g), for example, a resist opening pattern 10b that determines a dimension (L5) that determines the gate length and a dimension that determines the gate length and a width (L6) of the upper electrode of the gate electrode is opened. A hole width of 0.5 μm to 1.0 μm is formed, and then using the resist opening pattern 10b as a mask, a sulfuric acid-based or phosphoric acid-based etching solution is used to form a gate recess depth of 0.2 μm to, for example.
After the semiconductor layer (n-type active layer 2 and n + layer 4a) is etched to 0.4 μm, as shown in FIG. 6 (h), for example, Ti / Pt / Au, WSi, Ti / M
The gate electrode forming metal 11 such as o / Al is vacuum-deposited to form the gate electrode 7a. Next, as shown in FIG. 6 (i), after removing the resist 10 together with the unnecessary gate metal 11 with acetone or the like, the insulating film 8 is finally removed with hydrofluoric acid or the like, as shown in FIG. 6 (j). That is, the FE in which the gate electrode 2b is formed on the source electrode side of the gate recess 2c having the multi-stage structure on the drain electrode side shown in FIG.
T is completed.
【００２７】このような本実施例のＦＥＴの製造行程で
は、ゲート長（Ｌｇ）を決定するゲート電極形成用金属
１１のｎ型活性層２に対して蒸着する幅が、ｎ型活性層
２上に形成された絶縁膜パターン８ｃの側壁とレジスト
開孔パターン１０ｂのソース電極側の側壁とによって規
定されるため、レジスト開孔パターン１０ｂの開孔幅
（Ｌ６に相当）より細いゲート長（Ｌ５に相当）のゲー
ト電極７ａを形成することができる。即ち、レジスト開
孔パターン１０ｂの開孔幅を、従来のように該レジスト
開孔パターン自体を安定に且つ再現性良く形成すること
ができないような製造条件になるまで微細化することな
く、このレジスト開孔パターン１０ｂの開孔幅を０．５
〜１．０μｍ程度の精度良く且つ容易に形成できる幅に
形成して、ゲート長（Ｌｇ）が短縮したゲート電極７ａ
を形成することができる。また、この際、ゲート電極７
ａの断面積はレジスト開孔パターン１０ｂの開孔幅（Ｌ
６に相当）によって規定されるため、ゲート電極７ａの
断面積によって決定されるゲート抵抗（Ｒｇ）が増大化
することも防止できる。また、ゲート電極２ａがドレイ
ン電極側のみに多段リセスを形成したゲートリセスのソ
ース電極側に形成されるので、で、ゲート・ソース間抵
抗（Ｒｓ）を劣化させることなく、高耐圧化を図ること
ができる。In the manufacturing process of the FET of this embodiment, the width of the gate electrode forming metal 11 for determining the gate length (Lg) deposited on the n-type active layer 2 is on the n-type active layer 2. Since it is defined by the side wall of the insulating film pattern 8c and the side wall of the resist opening pattern 10b on the side of the source electrode, the gate length (L5 is smaller than the opening width (corresponding to L6) of the resist opening pattern 10b). (Corresponding) gate electrode 7a can be formed. That is, the resist opening pattern 10b is not made finer until the resist opening pattern 10b is formed under such a manufacturing condition that the resist opening pattern itself cannot be stably and reproducibly formed as in the conventional case. The aperture width of the aperture pattern 10b is 0.5.
The gate electrode 7a is formed to have a width of about 1.0 μm and can be formed easily with high accuracy, and has a short gate length (Lg).
Can be formed. At this time, the gate electrode 7
The sectional area of a is the opening width of the resist opening pattern 10b (L
It is also possible to prevent the gate resistance (Rg) determined by the cross-sectional area of the gate electrode 7a from increasing. Moreover, since the gate electrode 2a is formed on the source electrode side of the gate recess in which the multi-step recess is formed only on the drain electrode side, it is possible to achieve a high breakdown voltage without degrading the gate-source resistance (Rs). it can.
【００２８】[0028]
【発明の効果】以上のように、この発明によれば、ゲー
トリセスのドレイン電極側の側部に該ゲートリセスの一
方の側壁を構成する不純物濃度の低いｎ- 層を形成し、
更に、該ゲートリセスに、その上部がドレイン電極側に
延びる形状のゲート電極を形成するようにしたので、ゲ
ート・ソース間抵抗（Ｒｓ）が劣化することなく高耐圧
化し、しかも、ゲート抵抗（Ｒｇ）が増大化することな
くゲート長の短縮化が図られた半導体装置を得ることが
できる効果がある。As described above, according to the present invention, the n − layer having a low impurity concentration forming one side wall of the gate recess is formed on the side portion of the gate recess on the drain electrode side.
Further, since the gate electrode having a shape whose upper portion extends toward the drain electrode side is formed in the gate recess, the gate-source resistance (Rs) is increased and the breakdown voltage is increased, and the gate resistance (Rg) is also provided. There is an effect that it is possible to obtain a semiconductor device in which the gate length is shortened without increasing.
【００２９】更に、この発明によれば、ゲート電極のゲ
ート長を、上記ゲートリセスのドレイン電極側の側壁を
構成するｎ- 層を形成する際に用いた絶縁膜パターンの
一方の端部と、その開孔幅をゲート電極の断面積を規定
する幅に形成したレジスト開孔パターンのソース側の端
部とによって規定するようにしたので、ゲート長の短縮
化に際して、上記レジスト開孔パターンの開孔幅をその
制御性が容易でなくなる程度まで狭くする必要がなくな
り、その結果、ゲート・ソース間抵抗（Ｒｓ）が劣化す
ることなく高耐圧化し、しかも、ゲート抵抗（Ｒｇ）が
増大化することなくゲート長（Ｌｇ）の短縮化が図られ
た半導体装置を再現性良く得ることができる効果ある。Further, according to the present invention, the gate length of the gate electrode is set to one end of the insulating film pattern used when forming the n − layer forming the side wall of the gate recess on the drain electrode side, and Since the opening width is defined by the end portion on the source side of the resist opening pattern formed to have a width that defines the cross-sectional area of the gate electrode, the opening of the resist opening pattern is performed when the gate length is shortened. It is not necessary to narrow the width to such an extent that the controllability is not easy, and as a result, the gate-source resistance (Rs) does not deteriorate and the breakdown voltage increases, and the gate resistance (Rg) does not increase. There is an effect that a semiconductor device having a shortened gate length (Lg) can be obtained with good reproducibility.
【００３０】更に、この発明によれば、ゲートリセスの
ソース電極側の側部に該ゲートリセスの一方の側壁を構
成する不純物濃度の低い第１のｎ- 層を形成し、ゲート
リセスのドレイン電極側の側部に該ゲートリセスの他方
の側壁を構成する上記第１のｎ- 層よりその幅が大きい
不純物濃度の低い第２のｎ- 層を形成し、更に、該ゲー
トリセスに、その形状がＴ型のゲート電極を形成するよ
うにしたので、ゲート・ソース間抵抗（Ｒｓ）が劣化す
ることなく高耐圧化し、しかも、ゲート抵抗（Ｒｇ）が
増大化することなくゲート長の短縮化が図られた半導体
装置を得ることができる効果がある。Further, according to the present invention, the first n − layer having a low impurity concentration forming one side wall of the gate recess is formed on the side portion of the gate recess on the source electrode side, and the side of the gate recess on the drain electrode side is formed. A second n - layer having a lower impurity concentration and having a width larger than that of the first n - layer forming the other side wall of the gate recess is formed in the portion, and the gate recess has a T-shaped shape. Since the electrodes are formed, the gate-source resistance (Rs) does not deteriorate and the breakdown voltage is increased, and the gate length is shortened without increasing the gate resistance (Rg). There is an effect that can be obtained.
【００３１】更に、この発明によれば、ゲート電極のゲ
ート長を、上記第１，第２のｎ- 層を形成する際に用い
た２つの絶縁膜パターン間の間隔によって規定し、ゲー
ト電極のゲート断面積をこれら２つの絶縁膜パターン上
に配置されるレジスト開孔パターンの開孔部の幅によっ
て規定するようにしたので、ゲート長とゲート抵抗（Ｒ
ｇ）の調整を別々に行うことができ、その結果、ゲート
・ソース間抵抗（Ｒｓ）が劣化することなく高耐圧化
し、しかも、ゲート抵抗（Ｒｇ）が増大化することなく
ゲート長（Ｌｇ）の短縮化が図られた半導体装置を再現
性良く得ることができる効果ある。Furthermore, according to the present invention, the gate length of the gate electrode is defined by the distance between the two insulating film patterns used when forming the first and second n − layers, and Since the gate cross-sectional area is defined by the width of the opening of the resist opening pattern arranged on these two insulating film patterns, the gate length and the gate resistance (R
g) can be adjusted separately, and as a result, the gate-source resistance (Rs) does not deteriorate and the breakdown voltage is increased, and the gate length (Lg) does not increase. There is an effect that it is possible to obtain a semiconductor device having a shortened period with good reproducibility.
【００３２】更に、この発明によれば、ゲートリセスの
ドレイン電極側を多段リセス構造に形成し、該ゲートリ
セスのソース側の底面に、その上部がドレイン電極側に
延びる形状のゲート電極を形成するようにしたので、ゲ
ート・ソース間抵抗（Ｒｓ）が劣化することなく高耐圧
化し、しかも、ゲート抵抗（Ｒｇ）の増大化することな
くゲート長の短縮化が図られた半導体装置を得ることが
できる効果がある。Further, according to the present invention, the drain electrode side of the gate recess is formed in a multi-step recess structure, and the gate electrode having a shape in which the upper portion thereof extends to the drain electrode side is formed on the source side bottom surface of the gate recess. Therefore, it is possible to obtain a semiconductor device in which the gate-source resistance (Rs) does not deteriorate and the breakdown voltage is increased, and the gate length is shortened without increasing the gate resistance (Rg). There is.
【００３３】更に、この発明によれば、ゲート電極のゲ
ート長を、上記ゲートリセスのドレイン電極側を多段リ
セス形状に形成する際に用いた絶縁膜パターンの端部
と、その開孔幅をゲート電極の断面積を規定する幅に形
成したレジスト開孔パターンのソース側の端部とで規定
するようにしたので、ゲート長の短縮化に伴って上記レ
ジスト開孔パターンの開孔幅を狭く形成する必要がなく
なり、その結果、ゲート・ソース間抵抗（Ｒｓ）が劣化
することなく高耐圧化し、しかも、ゲート抵抗（Ｒｇ）
が増大化することなくゲート長（Ｌｇ）の短縮化が図ら
れた半導体装置を再現性良く得ることができる効果あ
る。Further, according to the present invention, the gate length of the gate electrode is defined by the end portion of the insulating film pattern used when forming the drain electrode side of the gate recess into the multi-step recess shape and the opening width thereof. Since the width of the resist opening pattern is defined by the end of the resist opening pattern on the source side, the opening width of the resist opening pattern is narrowed as the gate length is shortened. There is no need, and as a result, the gate-source resistance (Rs) is increased and the breakdown voltage is increased, and the gate resistance (Rg) is increased.
There is an effect that a semiconductor device in which the gate length (Lg) is shortened can be obtained with good reproducibility without increasing the value.
【図１】本発明の第１の実施例によるＦＥＴの構造を示
す断面図である。FIG. 1 is a sectional view showing the structure of an FET according to a first embodiment of the present invention.
【図２】図１に示すＦＥＴの製造行程を示す工程断面図
である。FIG. 2 is a process cross-sectional view showing a manufacturing process of the FET shown in FIG.
【図３】本発明の第２の実施例によるＦＥＴの構造を示
す断面図である。FIG. 3 is a sectional view showing the structure of an FET according to a second embodiment of the present invention.
【図４】図３に示すＦＥＴの製造行程を示す工程断面図
である。FIG. 4 is a process cross-sectional view showing a manufacturing process of the FET shown in FIG.
【図５】本発明の第３の実施例によるＦＥＴの構造を示
す断面図である。FIG. 5 is a sectional view showing the structure of an FET according to a third embodiment of the present invention.
【図６】図５に示すＦＥＴの製造行程を示す工程断面図
である。FIG. 6 is a process sectional view showing a manufacturing process of the FET shown in FIG.
【図７】従来のＦＥＴの構造を示す断面図である。FIG. 7 is a cross-sectional view showing the structure of a conventional FET.
【図８】従来のＦＥＴにおけるゲート電極の形成工程を
示す断面図である。FIG. 8 is a cross-sectional view showing a step of forming a gate electrode in a conventional FET.
１ 半導体基板 ２ ｎ型活性層 ３，３ａ，３ｂ ｎ型活性層２より不純物濃度の低いｎ
- 層 ４ ｎ型活性層２より不純物濃度の高いｎ+ 層 ４ａ 有機金属気相成長法によって形成したｎ型活性層
２より不純物濃度の高いｎ+ 層 ５ ソース電極 ６ ドレイン電極 ７，７ａ，７ｂ ゲート電極 ８ 絶縁膜 ８ａ，８ｂ 絶縁膜パターン ９，９ａ，９ｂ，９ｃ レジストパターン １０，１０ａ，１０ｂ レジスト開孔パターン １１ ゲート電極形成用金属1 semiconductor substrate 2 n-type active layer 3, 3a, 3b n having a lower impurity concentration than the n-type active layer 2
- layer 4 n-type higher than that of the active layer 2 having an impurity concentration n + layer 4a organometallic from vapor deposition n-type active layer 2 formed by a high impurity concentration n + layer 5 source electrode 6 drain electrode 7, 7a, 7b Gate electrode 8 Insulating film 8a, 8b Insulating film pattern 9, 9a, 9b, 9c Resist pattern 10, 10a, 10b Resist opening pattern 11 Gate electrode forming metal
Claims (8)
層に、その底面が該半導体層内のｎ型活性層に達するゲ
ートリセスを形成し、該ゲートリセスにゲート電極を形
成してなる半導体装置において、 上記ゲートリセスのドレイン電極側の側部に、該ゲート
リセスのドレイン電極側の側壁を構成する上記活性層に
比べて不純物濃度が低いｎ- 層が配設され、且つ、上記
ゲート電極の上部が、上記ドレイン電極側に延びた形状
に形成されていることを特徴とする半導体装置。1. A semiconductor device comprising a semiconductor layer between a source electrode and a drain electrode, a gate recess having a bottom surface reaching an n-type active layer in the semiconductor layer, and a gate electrode formed in the gate recess. An n − layer having an impurity concentration lower than that of the active layer forming the side wall of the gate recess on the drain electrode side is disposed on the side of the gate recess on the drain electrode side, and the upper portion of the gate electrode is A semiconductor device having a shape extending to the drain electrode side.
体層に、その底面が該半導体層内のｎ型活性層に達する
ゲートリセスを形成し、該ゲートリセスにゲート電極を
形成してなる半導体装置において、 上記ゲートリセスのソース電極側の側部に、該ゲートリ
セスのソース電極側の側壁を構成する上記ｎ型活性層に
比べて不純物濃度が低い第１のｎ- 層が配設され、上記
ゲートリセスのドレイン電極側の側部に、該ゲートリセ
スのドレイン電極側の側壁を構成する上記ｎ型活性層に
比べて不純物濃度が低く、上記第１のｎ- 層よりもその
幅が大きい第２のｎ- 層が配設され、且つ、上記ゲート
電極がＴ型ゲート構造に形成されていることを特徴とす
る半導体装置。2. A semiconductor device comprising a semiconductor layer between a source electrode and a drain electrode, a gate recess having a bottom surface reaching an n-type active layer in the semiconductor layer, and a gate electrode formed in the gate recess. A first n - layer having a lower impurity concentration than the n-type active layer forming the sidewall of the gate recess on the source electrode side is disposed on the side of the gate recess on the source electrode side, and the drain of the gate recess is formed. on the side of the electrode side, the gate recess the n-type active layer lower impurity concentration compared to that constitutes the side wall of the drain electrode of said first n - second n its width is greater than the layer - the layer And a gate electrode having a T-shaped gate structure.
体層に、その底面が該半導体層内のｎ型活性層に達する
ゲートリセスを形成し、該ゲートリセスにゲート電極を
形成してなる半導体装置において、 上記ゲートリセスのドレイン電極側のみが多段状に形成
され、該ゲートリセスのソース電極側の底面に、その上
部が上記ドレイン電極側に延びた形状のゲート電極が形
成されていることを特徴とする半導体装置。3. A semiconductor device comprising a semiconductor layer between a source electrode and a drain electrode, a gate recess having a bottom surface reaching an n-type active layer in the semiconductor layer, and a gate electrode formed in the gate recess. A semiconductor characterized in that only the drain electrode side of the gate recess is formed in a multi-step shape, and a gate electrode having a shape in which an upper part thereof extends to the drain electrode side is formed on a bottom surface of the gate recess on the source electrode side. apparatus.
置において、 上記ｎ型活性層の不純物濃度が１×１０17ｃｍ-3〜１×
１０18ｃｍ-3の範囲にあることを特徴とする半導体装
置。4. The semiconductor device according to claim 1, wherein the n-type active layer has an impurity concentration of 1 × 10 17 cm −3 to 1 ×.
A semiconductor device having a range of 10 18 cm −3 .
体層にゲート電極を形成してなる半導体装置の製造方法
において、 半導体基板の一方の主面上に、ｎ型活性層と該ｎ型活性
層よりも不純物濃度が低いｎ- 層とをこの順に形成する
行程と、 上記ｎ- 層上に絶縁膜を形成し、次いで、該絶縁膜を所
定幅にパターンニングして、後の行程で形成されるゲー
トリセスの幅と該ゲートリセスに形成されるゲート電極
のゲート長を規定するとともに、該ゲートリセスのドレ
イン電極側の側部に残される上記ｎ- 層の幅を規定する
絶縁膜パターンを形成する行程と、 上記絶縁膜パターンをマスクにしてイオン注入を行い、
該絶縁膜パターンでマスクされた以外の上記ｎ- 層を上
記活性層よりも不純物濃度の高いｎ+ 層に変化させる工
程と、 上記不純物濃度の高いｎ+ 層の所定領域に、蒸着リフト
オフ法によりソース，及びドレイン電極を形成する工程
と、 後の行程で形成されるゲートリセスの幅と該ゲートリセ
スに形成されるゲート電極のゲート長を規定するととも
に、該ゲート電極の上部の電極幅を規定する、その一方
の端部が上記絶縁膜パターンからソース電極側に所定距
離だけ離れた上記不純物濃度の高いｎ+ 層上に位置し、
もう一方の端部が絶縁膜パターンの上部に位置する開孔
部を備えたレジスト開孔パターンを形成する行程と、 上記レジスト開孔パターンをマスクに、上記不純物濃度
の高いｎ+ 層と上記活性層とをエッチングして、ゲート
リセスを形成し、次いで、ゲート電極形成用金属を上記
半導体基板の全面に対して蒸着し、該ゲート電極形成用
金属をリフトオフしてゲート電極を形成する行程と、 上記絶縁膜パターンをエッチング除去する工程とを含む
ことを特徴とする半導体装置の製造方法。5. A method of manufacturing a semiconductor device, comprising a gate electrode formed on a semiconductor layer between a source electrode and a drain electrode, comprising: an n-type active layer and the n-type active layer on one main surface of a semiconductor substrate. A step of forming an n − layer having an impurity concentration lower than that of the layer in this order, an insulating film is formed on the n − layer, and then the insulating film is patterned to a predetermined width to be formed in a later step. A step of forming an insulating film pattern that defines the width of the gate recess and the gate length of the gate electrode formed in the gate recess, and defines the width of the n − layer left on the drain electrode side of the gate recess. And ion implantation using the insulating film pattern as a mask,
A step of changing the n − layer other than the masked by the insulating film pattern into an n + layer having a higher impurity concentration than the active layer, and a predetermined region of the n + layer having a higher impurity concentration by a vapor deposition lift-off method. A step of forming source and drain electrodes, a width of a gate recess formed in a later step and a gate length of a gate electrode formed in the gate recess, and an electrode width above the gate electrode, One end thereof is located on the n + layer having a high impurity concentration, which is separated from the insulating film pattern by a predetermined distance toward the source electrode,
The step of forming a resist opening pattern having an opening located at the other end above the insulating film pattern, and using the resist opening pattern as a mask, the n + layer having a high impurity concentration and the activity. Etching a layer to form a gate recess, then depositing a metal for forming a gate electrode on the entire surface of the semiconductor substrate, and lifting off the metal for forming a gate electrode to form a gate electrode; And a step of etching away the insulating film pattern.
体層にゲート電極を形成してなる半導体装置の製造方法
において、 半導体基板の一方の主面上に、ｎ型活性層と該ｎ型活性
層よりも不純物濃度が低いｎ- 層とをこの順に形成する
行程と、 不純物濃度が低いｎ- 層上に絶縁膜を形成し、上記絶縁
膜をパターンニングして、後の行程で形成されるゲート
リセスの幅を規定し、且つ、該ゲートリセスの側部のソ
ース電極側側部に残される幅の小さい上記ｎ- 層と、ド
レイ電極側側部に残される幅の大きい上記ｎ- 層の幅を
規定する２つの絶縁膜パターンを形成する行程と、 上記絶縁膜パターンをマスクにしてイオン注入を行い、
該絶縁膜パターンでマスクされた以外の上記ｎ- 層を上
記活性層よりも不純物濃度の高いｎ+ 層に変化させる工
程と、 上記不純物濃度の高いｎ+ 層の所定領域に、蒸着リフト
オフ法によりソース，及びドレイン電極を形成する工程
と、 後の行程で形成されるゲートリセスの幅と該ゲートリセ
スに形成されるゲート電極のゲート長を規定するととも
に、該ゲート電極の上部の電極幅を規定する、その一方
の端部が上記絶縁膜パターンのソース電極側のパターン
上に位置し、もう一方の端部が上記絶縁膜パターンのド
レイン電極側のパターン上に位置する開孔部を備えたレ
ジスト開孔パターンを形成する行程と、 上記レジスト開孔パターンをマスクに、上記不純物濃度
が高いｎ+ 層，不純物濃度が低いｎ+ 層，及び活性層を
エッチングして、ゲートリセスを形成し、次いで、ゲー
ト電極形成用金属を上記半導体基板の全面に対して蒸着
し、該ゲート電極形成用金属をリフトオフしてゲート電
極を形成する行程と、 上記絶縁膜パターンをエッチング除去する工程とを含む
ことを特徴とする半導体装置の製造方法。6. A method for manufacturing a semiconductor device comprising a gate electrode formed on a semiconductor layer between a source electrode and a drain electrode, comprising: an n-type active layer and the n-type active layer on one main surface of a semiconductor substrate. A step of forming an n − layer having a lower impurity concentration than the layer in this order, and an insulating film is formed on the n − layer having a lower impurity concentration, and the insulating film is patterned to be formed in a later step. defines the width of the gate recess, and a small the n width to be left on the source electrode sides of the sides of the gate recess - a layer larger the n of the width to be left on the drain electrode side side - the width of the layer The process of forming two prescribed insulating film patterns and ion implantation using the insulating film patterns as a mask,
A step of changing the n − layer other than the masked by the insulating film pattern into an n + layer having a higher impurity concentration than the active layer, and a predetermined region of the n + layer having a higher impurity concentration by a vapor deposition lift-off method. A step of forming source and drain electrodes, a width of a gate recess formed in a later step and a gate length of a gate electrode formed in the gate recess, and an electrode width above the gate electrode, A resist opening having an opening whose one end is located on the source electrode side pattern of the insulating film pattern and the other end is located on the drain electrode side pattern of the insulating film pattern a step of forming a pattern, a mask the resist opening pattern, and the impurity concentration is high n + layer, the impurity concentration is lower n + layer, and the active layer is etched, the gate Forming a recess, then depositing a metal for forming a gate electrode on the entire surface of the semiconductor substrate, lifting off the metal for forming a gate electrode to form a gate electrode, and etching away the insulating film pattern. A method of manufacturing a semiconductor device, comprising:
体層にゲート電極を形成してなる半導体装置の製造方法
において、 半導体基板の一方の主面上に、ｎ型活性層と絶縁膜とを
この順に形成する行程と、 上記絶縁膜をパターンニングして、後の行程で形成され
るゲートリセスのドレイン電極側多段形状部の幅を規定
し、且つ、該ゲートリセスに形成されるゲート電極のゲ
ート長を規定する所定幅の絶縁膜パターンを形成する行
程と、 上記活性層上の上記絶縁膜パターンの領域外に、有機金
属気相成長法により、上記活性層よりも不純物濃度の高
いｎ+ 層を形成する行程と、 上記不純物濃度の高いｎ+ 層の所定領域に、蒸着リフト
オフ法によりソース，及びドレイン電極を形成する工程
と、 後の行程で形成されるゲートリセスの幅と該ゲートリセ
スに形成されるゲート電極のゲート長を規定するととも
に、該ゲート電極の上部の電極幅を規定する、その一方
の端部が上記絶縁膜パターンからソース電極側に所定距
離だけ離れた上記不純物濃度の高いｎ+ 層上に位置し、
もう一方の端部が上記絶縁膜パターン上に位置する開孔
部を備えたレジスト開孔パターンを形成する行程と、 上記レジスト開孔パターンをマスクに、上記不純物濃度
が高いｎ+ 層と活性層をエッチングして、ゲートリセス
を形成し、次いで、ゲート電極形成用金属を上記半導体
基板の全面に対して蒸着し、該ゲート電極形成用金属を
リフトオフしてゲート電極を形成する行程と、 上記絶縁膜パターンをエッチング除去する工程とを含む
ことを特徴とする半導体装置の製造方法。7. A method of manufacturing a semiconductor device comprising a gate electrode formed on a semiconductor layer between a source electrode and a drain electrode, wherein an n-type active layer and an insulating film are provided on one main surface of a semiconductor substrate. The steps of forming in this order and the insulating film are patterned to define the width of the drain electrode side multi-stepped portion of the gate recess formed in a later step, and the gate length of the gate electrode formed in the gate recess. And a step of forming an insulating film pattern having a predetermined width that defines the above, and an n + layer having an impurity concentration higher than that of the active layer is formed outside the region of the insulating film pattern on the active layer by metal organic chemical vapor deposition. Step of forming, step of forming source and drain electrodes by a vapor deposition lift-off method in a predetermined region of the n + layer having high impurity concentration, width of gate recess formed in later step and the gate It defines the gate length of the gate electrode formed in the recess and defines the electrode width of the upper part of the gate electrode, and the impurity concentration of which one end is separated from the insulating film pattern to the source electrode side by a predetermined distance. Located on the high n + layer of
A step of forming a resist opening pattern having an opening located at the other end on the insulating film pattern, and using the resist opening pattern as a mask, the n + layer and the active layer having a high impurity concentration. To form a gate recess, then deposit a metal for forming a gate electrode on the entire surface of the semiconductor substrate, lift off the metal for forming a gate electrode to form a gate electrode, and the insulating film. And a step of etching and removing the pattern.
置の製造方法において、 上記ｎ型活性層の不純物濃度が１×１０17ｃｍ-3〜１×
１０18ｃｍ-3の範囲にあることを特徴とする半導体装置
の製造方法。8. The method of manufacturing a semiconductor device according to claim 5, wherein the n-type active layer has an impurity concentration of 1 × 10 17 cm −3 to 1 ×.
A method of manufacturing a semiconductor device, characterized in that it is in the range of 10 18 cm −3 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27791292A JPH06104284A (en) | 1992-09-21 | 1992-09-21 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27791292A JPH06104284A (en) | 1992-09-21 | 1992-09-21 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104284A true JPH06104284A (en) | 1994-04-15 |
Family
ID=17590029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27791292A Pending JPH06104284A (en) | 1992-09-21 | 1992-09-21 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104284A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288304A (en) * | 1995-04-14 | 1996-11-01 | Nec Corp | Fabrication of field-effect transistor |
-
1992
- 1992-09-21 JP JP27791292A patent/JPH06104284A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288304A (en) * | 1995-04-14 | 1996-11-01 | Nec Corp | Fabrication of field-effect transistor |
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