JPH06103795B2 - Structure of multilayer wiring board - Google Patents
Structure of multilayer wiring boardInfo
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- JPH06103795B2 JPH06103795B2 JP2236991A JP23699190A JPH06103795B2 JP H06103795 B2 JPH06103795 B2 JP H06103795B2 JP 2236991 A JP2236991 A JP 2236991A JP 23699190 A JP23699190 A JP 23699190A JP H06103795 B2 JPH06103795 B2 JP H06103795B2
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Description
電算機等、高速電子装置に使用される多層配線基板の構
造に関し、 基板製造時の歩留りが良好で、かつ高速化の要求にも応
えられる多層配線基板の構造をを提供することを目的と
し、 電子部品を実装する主基板の上方で、かつ該電子部品の
パッケージ裏面との間隙部に、少なくとも1層の信号配
線層を有し、かつ前記電子部品のI/Oピンが挿通するピ
ン挿入用スルーホールを設けたフィルム配線基板を積層
して配置し、該フィルム配線基板と前記電子部品とを前
記ピン挿入用スルーホールに供給された半田にて接合し
て構成する。Regarding a structure of a multilayer wiring board used for a high-speed electronic device such as a computer, an object thereof is to provide a structure of a multilayer wiring board which has a good yield at the time of manufacturing the board and can meet the demand for high speed. For pin insertion, which has at least one signal wiring layer above the main board on which the electronic component is mounted and in the gap between the electronic component and the back surface of the package, and through which the I / O pin of the electronic component is inserted Film wiring boards provided with through holes are stacked and arranged, and the film wiring boards and the electronic parts are joined by solder supplied to the pin insertion through holes.
本発明は、電算機等、高速電子装置に使用される多層配
線基板の構造に関するものである。 一般に電算機等の高速電子装置には、高速化の要求を充
たすための微細配線を収容した高密度な配線基板が必要
であり、通常、高密度化に有効な多層セラミック基板が
多用される。 かかる多層セラミック基板には、セラミックの内層に厚
膜プロセスによってパターンを形成する厚膜基板と、厚
膜基板上に微細配線をスピンコート、スパッタ、エッチ
ング等のプロセスによって形成する薄膜基板とがある
が、高速化、および高密度化という観点からは、ポリイ
ミド等の低誘電率材料を絶縁体として使用でき、かつ微
細パターンの形成が可能な薄膜基板が優れている。The present invention relates to a structure of a multilayer wiring board used in a high speed electronic device such as a computer. Generally, a high-speed electronic device such as a computer requires a high-density wiring board that accommodates fine wiring to satisfy the demand for high-speed operation, and a multilayer ceramic substrate that is effective for high-density operation is often used. Such multilayer ceramic substrates include a thick film substrate in which a pattern is formed on the inner layer of the ceramic by a thick film process, and a thin film substrate in which fine wiring is formed on the thick film substrate by processes such as spin coating, sputtering, and etching. From the viewpoints of high speed and high density, a thin film substrate that can use a low dielectric constant material such as polyimide as an insulator and is capable of forming a fine pattern is excellent.
第14図に従来の多層配線基板が示されている。 図示の多層配線基板は、薄膜の多層セラミック基板を示
すもので、図中15は厚膜セラミック基板であり、ヴィア
16を介して層間接続を取りつつ積層された複数枚のグリ
ーンシートを焼成して形成される。この厚膜セラミック
基板15上にはポリイミド等の絶縁材料をからなる絶縁層
17を介してグランド層14と、ヴィア16により層間接続さ
れる信号配線層4とが交互に形成される。FIG. 14 shows a conventional multilayer wiring board. The multilayer wiring board shown is a thin film multilayer ceramic board. In the figure, 15 is a thick film ceramic board.
It is formed by firing a plurality of laminated green sheets while taking interlayer connection via 16. An insulating layer made of an insulating material such as polyimide is formed on the thick film ceramic substrate 15.
The ground layer 14 and the signal wiring layer 4 which is interlayer-connected by the via 16 are alternately formed through the via 17.
しかし、多層配線基板においては、セラミック基板製造
時の薄膜工程が、絶縁層17のスピンコート、ヴィア16形
成、メタルスパッタ、エッチングを繰り返すシリアルプ
ロセスであるために、層数の増加とともに歩留りが低下
する上に、絶縁層17の材料にポリイミドを使用する場
合、キュア後に残存する応力が層数の増加とともに増大
し、膜剥離等を惹起するという欠点を有するものであっ
た。 さらに、高速化のために必要な絶縁層17の誘電率の低下
には、限度があるという点も指摘されるに至っている。 本発明は、以上の欠点を解消すべくなされたものであっ
て、基板製造時の歩留りが良好で、かつ高速化の要求に
も応えられる多層配線基板の構造を提供することを目的
とする。However, in the multilayer wiring board, the thin film process at the time of manufacturing the ceramic substrate is a serial process in which the spin coating of the insulating layer 17, the formation of the vias 16, the metal sputtering, and the etching are repeated, so that the yield decreases as the number of layers increases. In addition, when polyimide is used as the material of the insulating layer 17, the stress remaining after curing increases with an increase in the number of layers, which causes a problem such as film peeling. Furthermore, it has been pointed out that there is a limit to the reduction in the dielectric constant of the insulating layer 17 required for speeding up. The present invention has been made to solve the above drawbacks, and an object of the present invention is to provide a structure of a multilayer wiring board which has a good yield at the time of manufacturing a board and can meet the demand for higher speed.
本発明によれば上記目的は、実施例に対応する第1図な
いし第4図に示すように、 電子部品1を実装する主基板2の上方で、かつ該電子部
品1のパッケージ3裏面との間隙部に、少なくとも1層
の信号配線層4を有し、かつ前記電子部品1のI/Oピン
5が挿通するピン挿入用スルーホール6を設けたフィル
ム配線基板7を積層して配置し、該フィルム配線基板7
と前記電子部品1とを前記ピン挿入用スルーホール6に
供給された半田8にて接合したことを特徴とする多層配
線基板の構造を提供することにより達成される。 また、上記目的は、第10図および第11図に示すように、 表面に素子接合パッド9を形成した基板接続用パッケー
ジ10の裏面に設けたI/Oピン11を少なくとも1層の信号
配線層4を有するフィルム配線基板7に設けたピン挿入
用スルーホール6に挿入、半田付けして該基板接続用パ
ッケージ10にフィルム配線基板7を実装するとともに、
前記基板接続用パッケージ10のI/Oピン11を主基板2の
素子接合パッド12に接合してなる多層配線基板の構造に
よっても達成される。According to the present invention, the above-mentioned object is, as shown in FIGS. 1 to 4 corresponding to the embodiment, above the main substrate 2 on which the electronic component 1 is mounted and on the back surface of the package 3 of the electronic component 1. A film wiring board 7 having at least one signal wiring layer 4 and having a pin insertion through hole 6 through which the I / O pin 5 of the electronic component 1 is inserted is laminated and arranged in the gap. The film wiring board 7
This is achieved by providing a structure of a multilayer wiring board characterized in that the electronic component 1 and the electronic component 1 are joined by the solder 8 supplied to the pin insertion through hole 6. Further, the above-mentioned purpose is, as shown in FIGS. 10 and 11, that at least one signal wiring layer is provided with the I / O pin 11 provided on the back surface of the board connecting package 10 having the element bonding pad 9 formed on the front surface. 4 is inserted into the through hole 6 for pin insertion provided in the film wiring board 7 having 4 and soldered to mount the film wiring board 7 on the board connecting package 10.
This is also achieved by the structure of a multilayer wiring board in which the I / O pins 11 of the board connecting package 10 are bonded to the element bonding pads 12 of the main board 2.
上記構成に基づき、本発明における薄膜配線部分は、フ
ィルム配線基板7上に展開することが可能になる。 この結果、薄膜工程に基づく歩留りの低下が解消され、
かつフィルム配線基板7間には、第4図に示すように、
誘電率の低い空気絶縁層18が形成されるために、信号の
高速化に対する要求にも応えることが可能になる。Based on the above configuration, the thin film wiring portion in the present invention can be spread on the film wiring board 7. As a result, the decrease in yield due to the thin film process is resolved,
And between the film wiring boards 7, as shown in FIG.
Since the air insulating layer 18 having a low dielectric constant is formed, it becomes possible to meet the demand for high-speed signals.
以下、本発明の望ましい実施例を添付図面に基づいて詳
細に説明する。 第1図ないし第4図は本発明の実施例を示すもので、図
中2は厚膜工程により複数の電源層と信号層とを積層し
たセラミック基板(主基板)、23、23……はこのセラミ
ック基板の裏面にマトリクス状に立設されるI/Oピンで
ある。 7は上記セラミック基板2の上方に実装されるフィルム
配線基板であり、第2図(a)に示すように、ポリイミ
ド絶縁体の表裏面に信号配線パターン19を配した両面板
タイプのものや、あるいは第2図(b)に示すように、
ポリイミド絶縁層17を介して中央層にインピーダンス整
合のためのグランド層14を形成するとともに、表裏面に
信号配線パターン19を配した多層板タイプのものを使用
することができる。またこのフィルム配線基板7には適
宜箇所に配線チャネル乗換ヴィア16が設けられて層間接
続が取られる。さらに、上記フィルム配線基板7には、
登載すべき半導体素子のI/Oピン5に合致するピン挿入
用スルーホール6が形成されており、このピン挿入用ス
ルーホール6に半導体素子のI/Oピン5を挿通すること
により半導体素子等の電子部品1とセラミック基板2と
の間隙部に実装することができるようにされている。 第4図は以上のように形成されるフィルム配線基板7の
実装状態を示すもので、図示のものは、中央部にグラン
ド層14を有するフィルム配線基板7を3枚積層して6層
の信号配線層4、4……を形成した場合を示している
が、この他に、例えば、第5図に示すように、グランド
専用のフィルム配線基板7′と配線専用のフィルム配線
基板7とを交互に積層する等、種々の構成を取ることが
できる。 この場合、信号配線を整合するためとフィルム配線基板
7同士のショートを防止するために、第6図(a)に示
すように、フィルム配線基板7の間にスペーサ20を介し
たり、あるいは第6図(b)に示すように、フィルム配
線基板7のピン挿入用スルーホール6にメッキ21が積層
される。 次に本実施例にかかる多層配線基板の実装方法を説明す
る。 先ず第7図(a)に示すように、各フィルム配線基板7
を半導体素子1のI/Oピン5をガイドとして積層した
後、一括半田付けする(第7図(b)参照)。この場合
の半田8供給は、第8図に示すように、I/Oピン5に半
田リング22を挿入したり、あるいはフィルム配線基板7
のピン挿入用スルーホール6に半田メッキを施すことに
よりなされる。 以上のようにして半導体素子1にフィルム基板を接合し
た後、該半導体素子1のI/Oピン5をセラミック基板2
の素子接合パッド12に一括半田付けすることにより、フ
ィルム配線基板7と半導体素子1が同時に実装される
(第4図および第7図(c)参照)。 なお、半導体素子1にフィルム配線基板7を接合する場
合、第9図に示すように、基準ピン24をガイドとして先
ずフィルム配線基板7を積層した後、半導体素子1のI/
Oピン5をフィルム配線基板7のピン挿入用スルーホー
ル6に挿通させ(第9図(b)参照)、一括半田付けす
ることも可能である。 第10図ないし第12図は本発明の他の実施例を示すもので
ある。 なお、この実施例において同一の構成は同一の符号を付
して説明を省略する。 この実施例において各フィルム配線基板7、7……は、
基板接続用パッケージ10を介して接合されており、該基
板接続用パッケージ10の裏面には、フィルム配線基板7
のピン挿入用スルーホール6に対応するI/Oピン11、11
……がマトリクス状に立設されている。また、この基板
接続用パッケージ10の裏面に形成されるI/Oピン接合用
パッド25はヴィア16、および内層配線パターン26を介し
て表面のヴィアパッド27に引き出され、該ヴィアパッド
27から半導体素子1のI/Oピン5に対応する素子接合パ
ッド9、およびECパッド13に展開される。 したがってこの実施例によれば、先ず第13図(a)に示
すように、基準ピン24をガイドとして複数のフィルム配
線基板7、7……を積層した後、第13図(b)に示すよ
うに、基板接続用パッケージ10のI/Oピン11をピン挿入
用スルーホール6に挿入し、一括半田付けを行う。この
後、基板接続用パッケージ10の素子接合パッド9上に半
導体素子1のI/Oピン5を半田付けして実装が完了する
が、ECパッド13を有する本実施例において、基板に改造
が生じた際には、第12図に示すように、ヴィアパッド27
と素子接合パッド9とを接続する引き出しパターン28を
切断して内層配線と切り放し、ECパッド13同士をワイヤ
29にて接続することにより対応が取られる。 また、この実施例における電子部品1の実装は、基板接
続用パッケージ10に形成された素子接合パッド9上に該
電子部品1のリードを接合することによりなされるの
で、I/Oピンタイプの外部接続端子を有するもののみな
らず、例えば第10図において左端に示されるように、バ
ンプ型の外部接続端子を有する電子部品も実装すること
ができる。Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. 1 to 4 show an embodiment of the present invention, in which 2 is a ceramic substrate (main substrate) in which a plurality of power source layers and signal layers are laminated by a thick film process, 23, 23 ... These are I / O pins that are erected in a matrix on the back surface of this ceramic substrate. Reference numeral 7 denotes a film wiring board mounted above the ceramic board 2. As shown in FIG. 2 (a), a double-sided board type in which signal wiring patterns 19 are arranged on the front and back surfaces of a polyimide insulator, Alternatively, as shown in FIG. 2 (b),
It is possible to use a multi-layer board type in which a ground layer 14 for impedance matching is formed in the central layer via a polyimide insulating layer 17 and signal wiring patterns 19 are arranged on the front and back surfaces. Wiring channel transfer vias 16 are provided at appropriate places on the film wiring board 7 to establish interlayer connection. Furthermore, the film wiring board 7 includes
A pin insertion through hole 6 that matches the I / O pin 5 of the semiconductor element to be mounted is formed, and by inserting the I / O pin 5 of the semiconductor element into this pin insertion through hole 6, a semiconductor element, etc. It can be mounted in the gap between the electronic component 1 and the ceramic substrate 2. FIG. 4 shows a mounting state of the film wiring board 7 formed as described above. In the figure, three film wiring boards 7 each having a ground layer 14 in the central portion are laminated to form a signal of 6 layers. Although the case where the wiring layers 4, 4 ... Are formed is shown, in addition to this, for example, as shown in FIG. 5, the film wiring board 7'for exclusive use of the ground and the film wiring board 7 for exclusive use of the wiring are alternately arranged. It is possible to take various configurations such as stacking on. In this case, in order to align the signal wirings and to prevent the short circuit between the film wiring boards 7, as shown in FIG. As shown in FIG. 2B, the plating 21 is laminated on the pin insertion through hole 6 of the film wiring board 7. Next, a method of mounting the multilayer wiring board according to this embodiment will be described. First, as shown in FIG. 7A, each film wiring board 7
Are stacked by using the I / O pins 5 of the semiconductor element 1 as a guide, and then are collectively soldered (see FIG. 7B). In this case, the solder 8 is supplied by inserting the solder ring 22 into the I / O pin 5 or by supplying the film wiring board 7 as shown in FIG.
This is done by applying solder plating to the through holes 6 for pin insertion. After the film substrate is bonded to the semiconductor element 1 as described above, the I / O pins 5 of the semiconductor element 1 are connected to the ceramic substrate 2
The film wiring board 7 and the semiconductor element 1 are simultaneously mounted by collectively soldering to the element bonding pad 12 (see FIG. 4 and FIG. 7C). When joining the film wiring board 7 to the semiconductor element 1, as shown in FIG. 9, the film wiring board 7 is first laminated using the reference pins 24 as guides, and then the I /
It is also possible to insert the O pins 5 into the pin insertion through holes 6 of the film wiring board 7 (see FIG. 9B) and perform soldering at once. 10 to 12 show another embodiment of the present invention. In this embodiment, the same components are designated by the same reference numerals and the description thereof will be omitted. In this embodiment, each film wiring board 7, 7 ...
It is joined via the board connecting package 10, and the film wiring board 7 is provided on the back surface of the board connecting package 10.
I / O pins 11 and 11 corresponding to the through hole 6 for pin insertion
... are erected in a matrix. Further, the I / O pin bonding pad 25 formed on the back surface of the board connecting package 10 is led out to the via pad 27 on the front surface via the via 16 and the inner layer wiring pattern 26, and the via pad
It is expanded from 27 to the element bonding pad 9 corresponding to the I / O pin 5 of the semiconductor element 1 and the EC pad 13. Therefore, according to this embodiment, first, as shown in FIG. 13 (a), a plurality of film wiring boards 7, 7 ... Are stacked using the reference pin 24 as a guide, and then as shown in FIG. 13 (b). Then, the I / O pin 11 of the board connecting package 10 is inserted into the through hole 6 for pin insertion, and soldering is performed collectively. After that, the I / O pins 5 of the semiconductor element 1 are soldered onto the element bonding pads 9 of the board connecting package 10 to complete the mounting. However, in this embodiment having the EC pad 13, the board is modified. The via pad 27 as shown in FIG.
The lead-out pattern 28 that connects the device pad 9 and the element bonding pad 9 is cut off and cut off from the inner layer wiring, and the EC pads 13 are wired together.
Correspondence is taken by connecting at 29. Further, the mounting of the electronic component 1 in this embodiment is performed by bonding the leads of the electronic component 1 onto the element bonding pads 9 formed on the package 10 for connecting to the substrate, so that the I / O pin type external Not only those having connection terminals, but also electronic components having bump-type external connection terminals can be mounted, for example, as shown at the left end in FIG.
以上の説明から明らかなように、本発明による多層配線
基板の構造によれば、基板製造時の歩留りを向上させる
ことができ、かつ高速化の要求にも応えることができ
る。 また、基板接続用パッケージを介して実装した場合に
は、半導体素子等の交換、あるいはディスクリートを使
用した基板改造が容易になる。As is clear from the above description, according to the structure of the multilayer wiring board of the present invention, it is possible to improve the yield at the time of manufacturing the board and to meet the demand for higher speed. In addition, when mounted via a board connecting package, replacement of semiconductor elements or the like, or board modification using discretes becomes easy.
第1図は本発明の実施例を示す図、 第2図はフィルム配線基板を示す図、 第3図はフィルム配線基板のパターンを示す図、 第4図は第1図のA部拡大図、 第5図は第4図の変形例を示す図、 第6図はフィルム配線基板の積層状態を示す図、 第7図は本発明の実装工程を示す図、 第8図は半田リングによる半田付け工程を示す図、 第9図は実装工程の変形例を示す図、 第10図は本発明の他の実施例を示す図、 第11図は第10図のB部拡大図、 第12図は基板接続用パッケージの表面パターンを示す
図、 第13図は実装工程を示す図、 第14図は従来例を示す図である。 図において、 1……電子部品、 2……主基板、 3……パッケージ、 4……信号配線層、 5……I/Oピン、 6……ピン挿入用スルーホール、 7、7′……フィルム配線基板、 8……半田、 9……素子接合パッド、 10……基板接続用パッケージ、 11……I/Oピン、 12……素子接合パッド、 13……ECパッド、 14……グランド層。1 is a diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing a film wiring substrate, FIG. 3 is a diagram showing a pattern of the film wiring substrate, FIG. 4 is an enlarged view of part A of FIG. 1, FIG. 5 is a view showing a modified example of FIG. 4, FIG. 6 is a view showing a laminated state of film wiring boards, FIG. 7 is a view showing a mounting process of the present invention, and FIG. 8 is soldering by a solder ring. FIG. 9 is a diagram showing a process, FIG. 9 is a diagram showing a modified example of the mounting process, FIG. 10 is a diagram showing another embodiment of the present invention, FIG. 11 is an enlarged view of part B of FIG. 10, and FIG. FIG. 13 is a diagram showing a surface pattern of a board connecting package, FIG. 13 is a diagram showing a mounting process, and FIG. 14 is a diagram showing a conventional example. In the figure, 1 ... Electronic parts, 2 ... Main board, 3 ... Package, 4 ... Signal wiring layer, 5 ... I / O pin, 6 ... Through hole for pin insertion, 7,7 '... Film wiring board, 8 ... Solder, 9 ... Element bonding pad, 10 ... Board connecting package, 11 ... I / O pin, 12 ... Element bonding pad, 13 ... EC pad, 14 ... Ground layer .
Claims (4)
上方で、かつ該電子部品(1)のパッケージ(3)裏面
との間隙部に、少なくとも1層の信号配線層(4)を有
し、かつ前記電子部品(1)のI/Oピン(5)が挿通す
るピン挿入用スルーホール(6)を設けたフィルム配線
基板(7)を積層して配置し、該フィルム配線基板
(7)と前記電子部品(1)とを前記ピン挿入用スルー
ホール(6)に供給された半田(8)にて接合したこと
を特徴とする多層配線基板の構造。1. At least one signal wiring layer (4) above a main board (2) on which an electronic component (1) is mounted and in a gap between the electronic component (1) and a back surface of a package (3). And a film wiring board (7) having a pin insertion through hole (6) through which the I / O pin (5) of the electronic component (1) is inserted, and the film wiring board is arranged. A structure of a multilayer wiring board, characterized in that the board (7) and the electronic component (1) are joined by solder (8) supplied to the through hole (6) for pin insertion.
板接続用パッケージ(10)の裏面に設けたI/Oピン(1
1)を少なくとも1層の信号配線層(4)を有するフィ
ルム配線基板(7)に設けたピン挿入用スルーホール
(6)に挿入、半田付けして該基板接続用パッケージ
(10)にフィルム配線基板(7)を実装するとともに、
前記基板接続用パッケージ(10)のI/Oピン(11)を主
基板(2)の素子接合パッド(12)に接合してなる多層
配線基板の構造。2. An I / O pin (1) provided on the back surface of a package for board connection (10) having an element bonding pad (9) formed on the front surface.
1) is inserted into a pin insertion through hole (6) provided in a film wiring board (7) having at least one signal wiring layer (4) and soldered to the board connection package (10) to form a film wiring. While mounting the board (7),
A structure of a multilayer wiring board formed by bonding the I / O pins (11) of the board connecting package (10) to the element bonding pads (12) of the main board (2).
ド(13)を形成したことを特徴とする請求項2記載の多
層配線基板の構造。3. The structure of a multilayer wiring board according to claim 2, wherein an EC pad (13) is formed on the board connecting package (10).
グランド層(14)を形成した多層基板であることを特徴
とする請求項1または2または3記載の多層配線基板の
構造。4. The structure of the multilayer wiring board according to claim 1, 2 or 3, wherein the film wiring board (7) is a multilayer board having a ground layer (14) formed in a central portion thereof.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2236991A JPH06103795B2 (en) | 1990-09-10 | 1990-09-10 | Structure of multilayer wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2236991A JPH06103795B2 (en) | 1990-09-10 | 1990-09-10 | Structure of multilayer wiring board |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04118991A JPH04118991A (en) | 1992-04-20 |
JPH06103795B2 true JPH06103795B2 (en) | 1994-12-14 |
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ID=17008772
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Application Number | Title | Priority Date | Filing Date |
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JP2236991A Expired - Lifetime JPH06103795B2 (en) | 1990-09-10 | 1990-09-10 | Structure of multilayer wiring board |
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Country | Link |
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JP (1) | JPH06103795B2 (en) |
-
1990
- 1990-09-10 JP JP2236991A patent/JPH06103795B2/en not_active Expired - Lifetime
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JPH04118991A (en) | 1992-04-20 |
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