JPH06103707A - データ弁別回路 - Google Patents
データ弁別回路Info
- Publication number
- JPH06103707A JPH06103707A JP25088792A JP25088792A JPH06103707A JP H06103707 A JPH06103707 A JP H06103707A JP 25088792 A JP25088792 A JP 25088792A JP 25088792 A JP25088792 A JP 25088792A JP H06103707 A JPH06103707 A JP H06103707A
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- JP
- Japan
- Prior art keywords
- circuit
- pulse
- data
- delay
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 遅延時間を自動的に調整することにより、精
度の高いデータ弁別窓オフセット機能を備えるデータ弁
別回路を提供する。 【構成】 データ記憶装置に用いる位相同期発振回路の
データ弁別回路において、外部からの制御電圧によりデ
ータパルスを遅延させる遅延回路１と、この遅延回路制
御電圧ｊを変化させるカウンタ回路５，ラッチ回路６お
よびＤ／Ａ変換器７と、遅延回路の遅延時間を基準の時
間と等しくなるように設定する手段と、制御電圧を記録
するＲＯＭ８とを有している。また、ＬＳＩ化に適して
いるので小型のデータ記憶装置への適用が可能である。
度の高いデータ弁別窓オフセット機能を備えるデータ弁
別回路を提供する。 【構成】 データ記憶装置に用いる位相同期発振回路の
データ弁別回路において、外部からの制御電圧によりデ
ータパルスを遅延させる遅延回路１と、この遅延回路制
御電圧ｊを変化させるカウンタ回路５，ラッチ回路６お
よびＤ／Ａ変換器７と、遅延回路の遅延時間を基準の時
間と等しくなるように設定する手段と、制御電圧を記録
するＲＯＭ８とを有している。また、ＬＳＩ化に適して
いるので小型のデータ記憶装置への適用が可能である。
Description
【０００１】
【産業上の利用分野】本発明はデータ記憶装置に用いら
れる信号弁別回路に関し、特にデータ記憶装置の信頼度
保証試験で行われるデータ弁別位相のオフセットの発生
回路に関する。
れる信号弁別回路に関し、特にデータ記憶装置の信頼度
保証試験で行われるデータ弁別位相のオフセットの発生
回路に関する。
【０００２】
【従来の技術】磁気ディスク（記録媒体）の読み出し信
号をピーク検出したデータパルスの位相は、隣接ビット
間の干渉や、記録媒体の雑音および電子回路，ヘッドの
雑音の影響により、正規の記録位相よりずれている。ま
た、データパルスの１／０の判定は、データ弁別回路で
行われ、このデータパルスにより励振される位相同期発
振器（ＰＬＯ）から生成されたデータ弁別窓を基準に行
う。即ち、データパルスがデータ弁別窓の時間内に出現
する場合は“１”、出現しない場合は“０”と判定され
る。そして、データパルスがデータ弁別窓からはずれた
場合は、読み出し誤りが発生する。したがって、磁気デ
ィスク装置においてデータ弁別回路でのデータパルスと
データ弁別窓との位相は、最も余裕のあるタイミングに
設定されている。
号をピーク検出したデータパルスの位相は、隣接ビット
間の干渉や、記録媒体の雑音および電子回路，ヘッドの
雑音の影響により、正規の記録位相よりずれている。ま
た、データパルスの１／０の判定は、データ弁別回路で
行われ、このデータパルスにより励振される位相同期発
振器（ＰＬＯ）から生成されたデータ弁別窓を基準に行
う。即ち、データパルスがデータ弁別窓の時間内に出現
する場合は“１”、出現しない場合は“０”と判定され
る。そして、データパルスがデータ弁別窓からはずれた
場合は、読み出し誤りが発生する。したがって、磁気デ
ィスク装置においてデータ弁別回路でのデータパルスと
データ弁別窓との位相は、最も余裕のあるタイミングに
設定されている。
【０００３】磁気ディスクの読み出しの信頼度を保証す
る試験は、いわば加速試験であり、上記のデータ弁別位
相をオフセットさせ、読み出し誤りが発生しやすい状態
で行われ、この加速条件でのエラーレートを保証する。
る試験は、いわば加速試験であり、上記のデータ弁別位
相をオフセットさせ、読み出し誤りが発生しやすい状態
で行われ、この加速条件でのエラーレートを保証する。
【０００４】上記加速条件であるデータ弁別回路のオフ
セット量は、多すぎると過剰品質を求めることになり歩
留りの悪化、装置原価の上昇を招き、また、少ないと不
良品質の漏洩を許し製品品質の悪化をもたらす。したが
って、このオフセット量の精度は品質保証の重要な要因
である。
セット量は、多すぎると過剰品質を求めることになり歩
留りの悪化、装置原価の上昇を招き、また、少ないと不
良品質の漏洩を許し製品品質の悪化をもたらす。したが
って、このオフセット量の精度は品質保証の重要な要因
である。
【０００５】従来の磁気ディスク装置におけるデータ弁
別回路のオフセット方式は、データパルスまたはデータ
弁別窓を遅延回路により遅延させ、両信号の位相を変え
ていた。また、小型磁気ディスク装置では、実装スペー
スや価格の面から、遅延回路は半導体回路で構成されて
いる。
別回路のオフセット方式は、データパルスまたはデータ
弁別窓を遅延回路により遅延させ、両信号の位相を変え
ていた。また、小型磁気ディスク装置では、実装スペー
スや価格の面から、遅延回路は半導体回路で構成されて
いる。
【０００６】
【発明が解決しようとする課題】この従来の磁気ディス
ク装置のデータ弁別回路のオフセットに用いられている
半導体回路の遅延回路は、ばらつきが大きいので調整回
路を必要とする。そして、この調整回路には一般的に可
変抵抗器が用いられるが、可変抵抗器は信頼性が良くな
いうえに自動調整に不向きであり、製品の量産性を妨げ
るという欠点がある。
ク装置のデータ弁別回路のオフセットに用いられている
半導体回路の遅延回路は、ばらつきが大きいので調整回
路を必要とする。そして、この調整回路には一般的に可
変抵抗器が用いられるが、可変抵抗器は信頼性が良くな
いうえに自動調整に不向きであり、製品の量産性を妨げ
るという欠点がある。
【０００７】
【課題を解決するための手段】本発明のデータ弁別回路
は、データ記憶装置に用いる位相同期発振回路のデータ
弁別回路であって、データパルスを入力し外部からの制
御電圧により前記データパルスを遅延させる遅延回路
と、前記データパルスの立ち上りエッジによりセットさ
れるゲートパルスを生成するゲート生成回路と、前記遅
延回路により遅延されるデータパルスと前記ゲート生成
回路の生成するゲートパルスとを入力しセットパルスを
出力するフリップフロップ回路と、前記遅延回路から出
力する遅延したデータパルスを入力しクロック信号に同
期したデータを出力するデータ弁別回路と、クロックパ
ルスを入力しｎビットの２進信号を出力するカウンタ回
路と、このカウンタ回路が出力する前記ｎビットの２進
信号を２のｎ乗段階の直流電圧に変換するＤ／Ａ変換器
と、前記カウンタ回路が出力する前記ｎビットの２進信
号を記憶する記憶回路とを備えている。
は、データ記憶装置に用いる位相同期発振回路のデータ
弁別回路であって、データパルスを入力し外部からの制
御電圧により前記データパルスを遅延させる遅延回路
と、前記データパルスの立ち上りエッジによりセットさ
れるゲートパルスを生成するゲート生成回路と、前記遅
延回路により遅延されるデータパルスと前記ゲート生成
回路の生成するゲートパルスとを入力しセットパルスを
出力するフリップフロップ回路と、前記遅延回路から出
力する遅延したデータパルスを入力しクロック信号に同
期したデータを出力するデータ弁別回路と、クロックパ
ルスを入力しｎビットの２進信号を出力するカウンタ回
路と、このカウンタ回路が出力する前記ｎビットの２進
信号を２のｎ乗段階の直流電圧に変換するＤ／Ａ変換器
と、前記カウンタ回路が出力する前記ｎビットの２進信
号を記憶する記憶回路とを備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
であり、図２〜図４は図１の回路の各信号波形を示す図
である。図１において、本発明のデータ弁別回路は磁気
ディスクの読み出し信号をピーク検出したデータパルス
ａを入力し、遅延時間制御電圧ｊにより遅延時間を変え
遅延後データパルスｂを出力する遅延回路１と、データ
パルスａにより起動し所定時間のパルス幅の信号である
ゲートパルスｅを生成するゲート生成回路２と、遅延後
データパルスｂをクロック端子入力としゲートパルスｅ
をデータ端子入力として入力し、セットパルスｆを出力
するフリップフロップ回路３と、遅延後データパルスｂ
とデータ弁別窓ｄを入力しデータ弁別窓ｄに同期した同
期後データパルスｃとデータ弁別窓ｄとを出力するスタ
ンダーダーザ回路４と、クロックパルスｇを入力し遅延
回路制御パルス１ｈを出力するカウンタ回路５と、遅延
回路制御パルス１ｈとセットパルスｆとを入力し遅延回
路制御パルス２ｉを出力するラッチ回路６と、遅延回路
制御パルス２ｉを入力し遅延回路制御電圧ｊを出力する
Ｄ／Ａ変換器７と、遅延回路制御パルス２ｊを入力しセ
ットパルスｆの入力により遅延回路制御パルス２ｉを書
き込み、かつＲＯＭ制御信号ｋにより遅延回路制御パル
ス２ｉを出力するＲＯＭ８とにより構成される。
であり、図２〜図４は図１の回路の各信号波形を示す図
である。図１において、本発明のデータ弁別回路は磁気
ディスクの読み出し信号をピーク検出したデータパルス
ａを入力し、遅延時間制御電圧ｊにより遅延時間を変え
遅延後データパルスｂを出力する遅延回路１と、データ
パルスａにより起動し所定時間のパルス幅の信号である
ゲートパルスｅを生成するゲート生成回路２と、遅延後
データパルスｂをクロック端子入力としゲートパルスｅ
をデータ端子入力として入力し、セットパルスｆを出力
するフリップフロップ回路３と、遅延後データパルスｂ
とデータ弁別窓ｄを入力しデータ弁別窓ｄに同期した同
期後データパルスｃとデータ弁別窓ｄとを出力するスタ
ンダーダーザ回路４と、クロックパルスｇを入力し遅延
回路制御パルス１ｈを出力するカウンタ回路５と、遅延
回路制御パルス１ｈとセットパルスｆとを入力し遅延回
路制御パルス２ｉを出力するラッチ回路６と、遅延回路
制御パルス２ｉを入力し遅延回路制御電圧ｊを出力する
Ｄ／Ａ変換器７と、遅延回路制御パルス２ｊを入力しセ
ットパルスｆの入力により遅延回路制御パルス２ｉを書
き込み、かつＲＯＭ制御信号ｋにより遅延回路制御パル
ス２ｉを出力するＲＯＭ８とにより構成される。
【００１０】次に、本発明のデータ弁別回路の接続につ
いて説明する。遅延回路１はデータパルスａが入力され
Ｄ／Ａ変換器７の出力およびスタンダーダイザ回路４の
入力およびフリップフロップ回路３のクロック端子と接
続される。ゲート生成回路２はデータパルスａが入力さ
れフリップフロップ回路３のデータ端子と接続される。
フリップフロップ回路３の出力はラッチ回路６およびＲ
ＯＭ８と接続される。スタンダーダイザ回路４は遅延回
路１の出力およびデータ弁別窓ｄが入力される。カウン
タ回路５にはクロクパルスｇが入力され、その出力群は
それぞれラッチ６を介しＤ／Ａ変換器７およびＲＯＭ８
と接続され、そのキャリーｌはフリップフロップ回路３
のリセット端子と接続される。
いて説明する。遅延回路１はデータパルスａが入力され
Ｄ／Ａ変換器７の出力およびスタンダーダイザ回路４の
入力およびフリップフロップ回路３のクロック端子と接
続される。ゲート生成回路２はデータパルスａが入力さ
れフリップフロップ回路３のデータ端子と接続される。
フリップフロップ回路３の出力はラッチ回路６およびＲ
ＯＭ８と接続される。スタンダーダイザ回路４は遅延回
路１の出力およびデータ弁別窓ｄが入力される。カウン
タ回路５にはクロクパルスｇが入力され、その出力群は
それぞれラッチ６を介しＤ／Ａ変換器７およびＲＯＭ８
と接続され、そのキャリーｌはフリップフロップ回路３
のリセット端子と接続される。
【００１１】次に、本発明の動作について説明する。ま
ず、遅延回路制御電圧ｊについて図２を参照して説明す
る。カウンタ回路５はｎビットのカウンタでクロックパ
ルスｇを０個から２のｎ乗個まで計算してｎビットの２
進信号からなる遅延回路制御パルス１ｈとして出力す
る。この遅延回路制御パルス１ｈはラッチ回路６を介し
Ｄ／Ａ変換器７に入力されアナログ信号である遅延回路
制御電圧ｊに変換される。
ず、遅延回路制御電圧ｊについて図２を参照して説明す
る。カウンタ回路５はｎビットのカウンタでクロックパ
ルスｇを０個から２のｎ乗個まで計算してｎビットの２
進信号からなる遅延回路制御パルス１ｈとして出力す
る。この遅延回路制御パルス１ｈはラッチ回路６を介し
Ｄ／Ａ変換器７に入力されアナログ信号である遅延回路
制御電圧ｊに変換される。
【００１２】従って、この遅延回路制御電圧ｊは２のｎ
乗の分解能を持つこととなる。そして、遅延回路１はこ
の遅延回路制御電圧ｊにより遅延時間を変えることがで
き、Ｄのｎ乗通りの遅延時間を持つ遅延後データパルス
ｂを出力する。
乗の分解能を持つこととなる。そして、遅延回路１はこ
の遅延回路制御電圧ｊにより遅延時間を変えることがで
き、Ｄのｎ乗通りの遅延時間を持つ遅延後データパルス
ｂを出力する。
【００１３】ゲート生成回路２はデータパルスａの立ち
上がりでローレベルとなりＴ１時間のパルス幅を持つ負
のゲートパルスｅを出力する。
上がりでローレベルとなりＴ１時間のパルス幅を持つ負
のゲートパルスｅを出力する。
【００１４】カウンタ回路５がカウントアップするたび
にカウンタ回路５からラッチ回路６およびＤ／Ａ変換器
を介して出力された遅延回路制御電圧ｊは、図３のｊに
示すように電圧を上げ、この遅延回路制御電圧ｊの電圧
に従って遅延後データパルスｂは、図３のｂに示すよう
にＴｄ1 〜Ｔｄn と遅延時間は増加していき、フリップ
フロップ回路３にはクロック端子入力として遅延後デー
タパルスｂ、データ端子入力としてゲートパルスｅがそ
れぞれ入力されるために、遅延回路１の遅延時間がＴｄ
n ＝Ｔ１となったとき、フリップフロップ回路３の出力
であるセットパルスｆはハイレベルとなりラッチ回路６
はラッチされ、同時にそのときの遅延回路制御パルス２
ｉがＲＯＭ８に記録される。カウンタ回路５のキャリー
ｌはフリップフロップ回路３のリセット端子に接続さ
れ、キャリーｌによりフリップフロップ回路３はリセッ
トされる。
にカウンタ回路５からラッチ回路６およびＤ／Ａ変換器
を介して出力された遅延回路制御電圧ｊは、図３のｊに
示すように電圧を上げ、この遅延回路制御電圧ｊの電圧
に従って遅延後データパルスｂは、図３のｂに示すよう
にＴｄ1 〜Ｔｄn と遅延時間は増加していき、フリップ
フロップ回路３にはクロック端子入力として遅延後デー
タパルスｂ、データ端子入力としてゲートパルスｅがそ
れぞれ入力されるために、遅延回路１の遅延時間がＴｄ
n ＝Ｔ１となったとき、フリップフロップ回路３の出力
であるセットパルスｆはハイレベルとなりラッチ回路６
はラッチされ、同時にそのときの遅延回路制御パルス２
ｉがＲＯＭ８に記録される。カウンタ回路５のキャリー
ｌはフリップフロップ回路３のリセット端子に接続さ
れ、キャリーｌによりフリップフロップ回路３はリセッ
トされる。
【００１５】ゲートパルスｅは同期後データパルスｃが
データ弁別窓ｄの中心に位置するように遅延回路１の遅
延時間を設定するパルス幅を持つゲートパルスｅ−Ｃを
中心に、図４に示すようにアーリー側とレイト側とにそ
れぞれ数種類ずつのパルス幅を設定することができ、１
つのパルス幅を設定しＲＯＭ８に書き終わると、次のパ
ルス幅のゲートパルスを出力して全てのパルス幅のゲー
トを設定しＲＯＭ８に書き込む。
データ弁別窓ｄの中心に位置するように遅延回路１の遅
延時間を設定するパルス幅を持つゲートパルスｅ−Ｃを
中心に、図４に示すようにアーリー側とレイト側とにそ
れぞれ数種類ずつのパルス幅を設定することができ、１
つのパルス幅を設定しＲＯＭ８に書き終わると、次のパ
ルス幅のゲートパルスを出力して全てのパルス幅のゲー
トを設定しＲＯＭ８に書き込む。
【００１６】遅延回路１の遅延時間は通常動作時はデー
タ弁別窓ｄの中心に同期後データパルスｃが位置するよ
うに図４に示すゲートパルスｅ−Ｃのパルスの幅と等し
い遅延時間に設定されているが、テストモードに入ると
ＲＯＭ制御信号ｋの入力により、ＲＯＭ８に書き込まれ
ていた信号がＤ／Ａコンバータ７に入力され、データ弁
別窓ｄの中心から同期後データパルスｃは遅延回路１に
よってＲＯＭ８から出力された信号の設定する遅延時間
だけオフセットされる。
タ弁別窓ｄの中心に同期後データパルスｃが位置するよ
うに図４に示すゲートパルスｅ−Ｃのパルスの幅と等し
い遅延時間に設定されているが、テストモードに入ると
ＲＯＭ制御信号ｋの入力により、ＲＯＭ８に書き込まれ
ていた信号がＤ／Ａコンバータ７に入力され、データ弁
別窓ｄの中心から同期後データパルスｃは遅延回路１に
よってＲＯＭ８から出力された信号の設定する遅延時間
だけオフセットされる。
【００１７】従って、遅延回路１の遅延時間はゲート生
成回路２の出力であるゲートパルスｄの精度および遅延
回路制御電圧の分解能で遅延回路１の精度が設定される
ため、本発明のデータ弁別回路のオフセットに用いられ
る遅延回路は高制度化が可能となり、かつ遅延回路の自
動調整が可能となる。
成回路２の出力であるゲートパルスｄの精度および遅延
回路制御電圧の分解能で遅延回路１の精度が設定される
ため、本発明のデータ弁別回路のオフセットに用いられ
る遅延回路は高制度化が可能となり、かつ遅延回路の自
動調整が可能となる。
【００１８】
【発明の効果】以上説明したように本発明は、遅延後デ
ータパルスの遅延時間をゲートパルスｄにより設定で
き、かつゲートパルスｄの精度で遅延時間を変えられる
ため、集積回路内に組み込まれた精度の悪い遅延回路を
用いてもよくデータ弁別回路のデータ弁別窓オフセット
量を設定できるという効果を有する。また、遅延回路の
高精度変が可能になり、かつ作業は自動的に行えるので
量産性も優れている。さらに、ＬＳＩ下に適しているの
で小型のデータ記憶装置への適用が可能である。
ータパルスの遅延時間をゲートパルスｄにより設定で
き、かつゲートパルスｄの精度で遅延時間を変えられる
ため、集積回路内に組み込まれた精度の悪い遅延回路を
用いてもよくデータ弁別回路のデータ弁別窓オフセット
量を設定できるという効果を有する。また、遅延回路の
高精度変が可能になり、かつ作業は自動的に行えるので
量産性も優れている。さらに、ＬＳＩ下に適しているの
で小型のデータ記憶装置への適用が可能である。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の主要部の信号波形を示すタイミングチャ
ートである。
ートである。
【図３】図１の主要部の信号波形を示すタイミングチャ
ートである。
ートである。
【図４】図１の主要部の信号波形を示すタイミングチャ
ートである。
ートである。
１ 遅延回路 ２ ゲート生成回路 ３ フリップフロップ回路 ４ スタンダーダイザ回路 ５ カウンタ回路 ６ ラッチ回路 ７ Ｄ／Ａ変換器 ８ ＲＯＭ ａ データパルス ｂ 遅延後データパルス ｃ 同期後データパルス ｄ データ弁別窓 ｅ ゲートパルス ｆ セットパルス ｇ クロックパルス ｈ 遅延回路制御パルス１ ｉ 遅延回路制御パルス２ ｊ 遅延回路制御電圧 ｋ ＲＯＭ制御信号 ｌ キャリー
Claims (1)
- 【請求項１】 データ記憶装置に用いる位相同期発振回
路のデータ弁別回路であって、データパルスを入力し外
部からの制御電圧により前記データパルスを遅延させる
遅延回路と、前記データパルスの立ち上りエッジにより
セットされるゲートパルスを生成するゲート生成回路
と、前記遅延回路により遅延されるデータパルスと前記
ゲート生成回路の生成するゲートパルスとを入力しセッ
トパルスを出力するフリップフロップ回路と、前記遅延
回路から出力する遅延したデータパルスを入力しクロッ
ク信号に同期したデータを出力するデータ弁別回路と、
クロックパルスを入力しｎビットの２進信号を出力する
カウンタ回路と、このカウンタ回路が出力する前記ｎビ
ットの２進信号を２のｎ乗段階の直流電圧に変換するＤ
／Ａ変換器と、前記カウンタ回路が出力する前記ｎビッ
トの２進信号を記憶する記憶回路とを備えることを特徴
とするデータ弁別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25088792A JPH06103707A (ja) | 1992-09-21 | 1992-09-21 | データ弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25088792A JPH06103707A (ja) | 1992-09-21 | 1992-09-21 | データ弁別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103707A true JPH06103707A (ja) | 1994-04-15 |
Family
ID=17214502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25088792A Pending JPH06103707A (ja) | 1992-09-21 | 1992-09-21 | データ弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103707A (ja) |
-
1992
- 1992-09-21 JP JP25088792A patent/JPH06103707A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |