JPH06100957B2 - 周辺マスメモリサブシステム - Google Patents

周辺マスメモリサブシステム

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JPH06100957B2
JPH06100957B2 JP3069318A JP6931891A JPH06100957B2 JP H06100957 B2 JPH06100957 B2 JP H06100957B2 JP 3069318 A JP3069318 A JP 3069318A JP 6931891 A JP6931891 A JP 6931891A JP H06100957 B2 JPH06100957 B2 JP H06100957B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は周辺マスメモリサブシス
テムに係る。より詳細には、本発明は該サブシステムの
ハードウェア及びマイクロソフトウェアアーキテクチャ
に係り、あらゆる型の情報処理システムに適用可能であ
る。
【０００２】
【従来の技術】情報処理システムが少なくとも１つのセ
ントラルプロセッサ及び該プロセッサが接続された１つ
の主記憶装置から形成される少なくとも１つの中央処理
装置即ちセントラルホストと、複数の周辺装置と、主記
憶装置と種々の周辺装置との間のデータ交換の制御を確
保する少なくとも１つの入出力プロセッサとから構成さ
れることは知られている。
【０００３】種々のコントロールユニット即ちコントロ
ーラが種々の周辺装置に関連付けられており、セントラ
ルホストと種々のコントローラに関連付けられる周辺装
置との間のデータの物理的転送を確保する。
【０００４】一般に、同一の地理的位置において情報処
理システムを構成する全機能エレメントは、これらのエ
レメントを担持する種々のボードとその電源との間のデ
ータ転送を確保する同一の並列バスに接続されている。
【０００５】現在最も汎用されているバスはMultibus I
I（Intel社の登録商標）である。そのアーキテクチャは
Institute of Electrical and Electronic Engineers
（IEEE）規格1296により規格化された並列型の主バスを
中心に構築される。
【０００６】最も頻用されている周辺装置としては回転
磁気ディスクメモリ又は光ディスクメモリのようなマス
メモリがある。マスメモリは非常に大量の情報を保存し
且つ比較的迅速に情報にアクセスすることができるの
で、非常に広く使用されている。その平均アクセス時間
は約２０〜２５ミリ秒である。市販の最高性能のディス
クメモリの容量は１ギガバイトを越える。
【０００７】マスメモリとしては、半導体メモリを使用
する電子メモリ又は電子ディスク（又はソリッドステー
トディスク）として知られるメモリが現在開発中であ
る。そのアクセス時間は１ミリ秒（即ち最高性能の回転
ディスクメモリのアクセスタイムの数十分の１）を大幅
に下回り、回転部分を備えない。しかしながら、その単
位記憶容量コストは高く、磁気ディスクメモリの約２０
倍である。もっとも、エレクトロニックメモリの単位記
憶容量コストは回転磁気ディスクメモリよりも著しく迅
速に低下しつつあり、このコストは数年以内に等しくな
るだろうと考えられる。したがって、情報処理システム
の周辺装置として回転磁気ディスクメモリとソリッドス
テートディスクとを同時に使用すると有用であると考え
られる。
【０００８】
【発明が解決しようとする課題】情報処理システムの構
造はますます複雑になっており、ますます多数のエレメ
ントが必要になっている。更に、このようなシステムに
より処理すべきデータ量は極めて甚大であり、システム
のセントラルプロセッサにより処理する前に多数のマス
メモリを使用してこれらのデータを保存する必要があ
る。その結果、このようなシステム全体を中央処理装置
により管理するのは著しく複雑である。
【０００９】したがって、夫々システムのエレメントの
一部、特に周辺装置を管理する複数のサブシステムのレ
ベルに、情報処理システムを構成するエレメントアセン
ブリに管理を分散させることが望ましい。
【００１０】本発明の目的は明確には、セントラルユニ
ットの代わりにセントラルユニットからマスメモリへの
データの転送のみならずマスメモリへの情報の読み書き
を管理する周辺マスメモリサブシステムを提供すること
である。
【００１１】このようなサブシステムはできるだけ使用
し易く且つ高性能でなければならない。
【００１２】更に、データへのアクセスは完全に保護さ
れなければならず、即ち一部又は全体の故障時であろう
と、システムのエレメントの全体又は一部の保守のため
のダウン時間であろうと状況に関係なく、サブシステム
により管理されるマスメモリに含まれる任意のデータに
常にアクセスできなければならない。
【００１３】換言するならば、セントラルホストはサブ
システムがマスメモリを実際にどのように管理するかを
気遣う必要なく、サブシステム又はマスメモリに影響し
得る誤動作とは無関係に、サブシステムにより管理され
るマスメモリに含まれる任意のデータにアクセスできな
ければならない。これはホストにとってデータの可用性
を規定する。
【００１４】
【課題を解決するための手段】このために本発明によれ
ばディスクメモリバンク、ソリッドステートディスク及
びキャッシュメモリを含む様々のタイプの複数のマスメ
モリユニット用の２つの重複するコントロールユニット
（ＵＣ１，ＵＣ２）を有する少とも１つのセントラルホ
スト（Ｈ１，Ｈ２，Ｈ３，Ｈ４）を備えた情報処理シス
テムに属する周辺マスメモリサブシステム（ＰＳＳ１，
ＰＳＳ２）であって、各マスメモリユニットが前記少と
も１つのセントラルホストから送られるデータを記憶す
る手段を有しており、前記コントロールユニットが２つ
のパラレル型バス（Ｂ１，Ｂ２）を有しており、該コン
トロールユニットのそれぞれが以下の構造エレメント、
即ち、前記少とも１つのセントラルホスト及び前記バス
の少とも一方に接続された少とも１つのホストアダプタ
（ＨＡ１，ＨＡ２，ＨＡ３，ＨＡ４）と、前記バスに接
続されたセントラルプロセッサ（ＰＲ１，ＰＲ２）と、
前記バスの少とも一方及びそれぞれのディスクメモリバ
ンクに接続されており、両方のコントロールユニットか
らアクセス可能な少とも１つのディスクメモリアダプタ
と、前記バスに接続された少とも１つのソリッドステー
トディスクと、前記バスに接続された少とも１つのキャ
ッシュメモリと、独立の電源（ＡＬＩＭ１，ＡＬＩ
Ｍ２，ＢＡＴ１，ＢＡＴ２）とを有しており、前記構造
エレメントのそれぞれが、ソフトウェアサブアセンブリ
（Ｈ，Ｄ，Ｐ，Ｃ，Ｓ）に関連したハードウェア構造を
有しており、該ハードウェア構造が、前記バスの少とも
一方に接続された少とも１つの接続インタフェース及び
対応エレメントの制御処理手段を有する第１の部分と、
前記構造エレメントのそれぞれに固有の第２の部分とを
有しており、各構造エレメントの前記第１の部分が他の
構造エレメントの第１の部分と同一であり、前記ソフト
ウェアサブアセンブリが各構造エレメントに固有なもの
であって前記処理手段により処理され、各ソフトウェア
サブアセンブリが、それぞれが特有の機能を有する複数
のモジュール（Ｍ０，…，Ｍ１８）からなり、該モジュ
ールの少ともいくつかが前記ソフトウェアサブアセンブ
リの間で同一であることを特徴とする周辺マスメモリサ
ブシステムが提供される。
【００１５】
【作用】本発明によると、少なくとも１つのセントラル
ホストを含む情報処理システムに属しており、少なくと
も１つのマスメモリを制御するように構成され且つ独立
電源と、第１及び／又は第２の並列型バスに接続された
複数の構造（ハードウェア＋マイクロソフトウェア）エ
レメントとを夫々有する２つのコントロールユニットを
含む周辺マスメモリサブシステムは、ホストのコマンド
を実行すると共にマスメモリの状態変化をホストに知ら
せるように構成されており、各々が各々のコントロール
ユニットの各々の構造エレメントに固有であり且つ該エ
レメントのハードウェア構造に搭載される複数の機能マ
イクロソフトウェアサブアセンブリから形成されるマイ
クロソフトウェアアーキテクチャを含むことを特徴とす
る。
【００１６】
【実施例】本発明のその他の特徴及び利点は添付図面に
関する以下の詳細な説明に明示される。
【００１７】図１は本発明の周辺マスメモリサブシステ
ムの第１の実施態様ＰＳＳ1を示す。
【００１８】サブシステムＰＳＳ1は例えば２つのセン
トラルホストＨ1及びＨ2を含むより大型の情報処理シス
テムに属する。
【００１９】サブシステムＰＳＳ1は好ましくは２つの
同一のコントロールユニット、即ち図１の左側のＵＣ1
と右側のＵＣ2とを含む。
【００２０】サブシステムＰＳＳ1のハードウェアアー
キテクチャは好ましくはMultibus II型の相互に並列な
２つの同形のバスＢ1及びＢ2の周囲に構築され、該バス
は相互に完全に正対する中心ゾーンと、相互に正対しな
い２つの側部ゾーンとを有する。
【００２１】２つのコントロールユニットＵＣ1及びＵ
Ｃ2は厳密に同形であり、対称面ＰＳに関して相互に対
称である。
【００２２】第１のコントロールユニットＵＣ1は第１
の電源ＡＬＩＭ1により電気エネルギを供給され、バッ
テリＢＡＴ1により構成される第１の緊急電源手段に接
続されている。
【００２３】同様に、第２のコントロールユニットＵＣ
2は第１の電源から独立した第２の電源ＡＬＩＭ2により
給電され、第２の緊急電源ＢＡＴ2に接続されている。
【００２４】第１のコントロールユニットＵＣ1は以下
の構造エレメント、即ち第１のセントラルプロセッサＰ
Ｒ1と、ソリッドステートディスクユニットＤＥ1と、ホ
ストアダプタＨＡ1、マスメモリ（マスメモリは６つの
ディスクメモリＤ1〜Ｄ6を有するバンクＢＭＤ1から形
成される）アダプタ（本明細書中では簡単にするために
ディスクアダプタと呼称する）ＤＡ1と、バックアップ
ディスクメモリＭＳＤ1と、キャッシュメモリＣＡ1を含
み、１つの構造エレメントはハードウェア構造とこの構
造に搭載されたマイクロソフトウェアサブアセンブリと
の組み合わせとして規定される。
【００２５】。
【００２６】同様に、第２のコントロールユニットＵＣ
2は第２のセントラルプロセッサＰＲ2と、第２のソリッ
ドステートディスクユニットＤＥ2と、ホストアダプタ
ＨＡ 2と、第２のディスクアダプタＤＡ2と、第２のバッ
クアップディスクメモリＭＳＤ2と、第２のキャッシュ
メモリＣＡ2とを含む。
【００２７】第１及び第２のディスクアダプタＤＡ1及
びＤＡ2は夫々のリンクＣＳ1及びＣＳ3を介してディス
クメモリバンクＢＭＤ1に接続されている（図１には６
つのディスクメモリ即ちＤ1〜Ｄ6のみを示す）。該ディ
スクアダプタは更にリンクＣＳ2及びＣＳ4を介して第２
のディスクメモリバンクＢＭＤ2（図１には簡単にする
ために図示せず）に接続されている。
【００２８】リンクＣＳ1〜ＣＳ4は、American Nationa
l Standards Institute （ANSI）及びInternational St
andard Organization（ISO）により規格化されたIPI-2
型である。
【００２９】第１のホストアダプタＨＡ1は第１の接続
チャネルＣＥ1により第１のホストＨ1に接続され、第２
の接続チャネルＣＥ2により第２のホストＨ2に接続され
ている。
【００３０】同様に、第２のホストアダプタＨＡ2は第
１の連結チャネルＣＥ3により第２のホストＨ2に接続さ
れており、第２の接続チャネルＣＥ4により第１のホス
トＨ1に接続されている。
【００３１】この場合、第１及び第２のホストアダプタ
ＨＡ1及びＨＡ2の第１の連結チャネルＣＥ1及びＣＥ3は
第２の連結チャネルＣＥ2及びＣＥ4よりも優先される。
【００３２】４つの接続チャネルＣＥ1〜ＣＥ4はANSI
（及びISO）により規格化されたIPI-3型である。
【００３３】第１のコントロールユニットを構成する全
構造エレメント即ちＰＲ1，ＤＥ1，ＨＡ1，ＤＡ1，ＭＳ
Ｄ1及びＣＡ1は、ハードウェア及び及びマイクロソフト
ウェアの両面から見て第２のコントロールユニットＵＣ
2の対応するエレメント即ちＰＲ2，ＤＥ2，ＨＡ2，ＤＡ
2，ＭＳＤ2及びＣＡ2と同形であり、面ＰＳに関して相
互に対称に配置されている。
【００３４】６つの構成エレメントＤＥ1，ＤＥ2，ＰＲ
1，ＰＲ2，ＣＡ1，ＣＡ2は、２つのバスＢ1及びＢ2バス
の相互に正対している中心部分でこれらのバスに同時に
に接続されている。
【００３５】第１のコントロールユニットＵＣ1の構成
エレメントＨＡ1及びＤＡ1は第１のバスＢＳ1に接続さ
れ、第２のコントロールユニットＵＣ2の対応するエレ
メントＨＡ2及びＤＡ2は第２のバスＢ2に接続されてい
る。
【００３６】第１のバックアップディスクメモリＭＳＤ
1は、ＳＣＳＩ型のリンクＬ1を介して第１のセントラル
プロセッサＰＲ1と第２のソリッドステートディスクユ
ニットＤＥ2とに接続されている。
【００３７】同様に第２のバックアップディスクメモリ
ＭＳＤ2は、ＳＣＳＩ型のリンクＬ2を介して第２のセン
トラルプロセッサＰＲ2と第１のソリッドステートディ
スクユニットＤＥ1とに接続されている。したがって、
２つのバックアップディスクメモリＭＳＤ1及びＭＳＤ2
は同時に第１及び第２のコントロールユニットＵＣ1及
びＵＣ2からアクセス可能である。
【００３８】２つのバックアップディスクメモリは、電
源ＡＬＩＭ1及びＡＬＩＭ2（図１では簡単にするために
図示せず）に夫々接続された２つの入力を有するＯＲ回
路により電圧を供給される。
【００３９】図２に示す本発明の周辺マスメモリサブシ
ステムの第２の実施態様ＰＳＳ2は、図１に示した第１
の実施態様ＰＳＳ1の拡張形でより高性能である。該サ
ブシステムは同様に２つのバスＢ1及びＢ2の周囲に構築
されると仮定される。該サブシステムは同様に２つの同
形のコントロールユニットＵＣ1及びＵＣ2を含む。該コ
ントロールユニットの各々はエレメントＰＲ1，ＤＥ1，
ＣＡ1，ＭＳＤ1，ＤＡ1及びＨＡ1（ユニットＵＣ1）
と、ＰＲ2，ＤＥ2，ＣＡ2，ＭＳＤ2，ＤＡ2及びＨＡ
2（ユニットＵＣ2）とを含んでおり、これらのエレメン
トは図１の対応エレメントと全く同一の参照符号を付
し、厳密に同一の役割及び機能を有する。６つのディス
クメモリＤ1〜Ｄ6から構成されるディスクメモリバンク
ＢＭＤ1は図１と同様に２つのディスクアダプタＤＡ1及
びＤＡ2に接続されている。
【００４０】第１のコントロールユニットＵＣ1は、更
にホストアダプタＨＡ3と３つのディスクアダプタＤ
Ａ3，ＤＡ5，ＤＡ7とを含む。
【００４１】同様に、第２のコントロールユニットＵＣ
2は、更にホストアダプタＨＡ4と３つのディスクアダプ
タＤＡ4，ＤＡ6及びＤＡ8とを含む。
【００４２】ホストアダプタＨＡ1及びＨＡ3と４つのデ
ィスクアダプタＤＡ1，ＤＡ3，ＤＡ5及びＤＡ7とはバス
Ｂ2に接続されており、ホストアダプタＨＡ2及びＨＡ4
とディスクアダプタＤＡ2，ＤＡ4，ＤＡ6，ＤＡ8とはバ
スＢ1に接続されている。
【００４３】上記の他のエレメント、即ちセントラルプ
ロセッサＰＲ1，ＰＲ2、キャッシュメモリＣＡ1，ＣＡ2
及びソリッドステートディスクユニットＤＥ1，ＤＥ2は
同時に２つのバスＢ1及びＢ2に接続されていることが明
らかである。
【００４４】２つのディスクアダプタＤＡ3及びＤＡ
4は、例えば６つのデイスクメモリＤ11〜Ｄ16により構
成されるディスクメモリバンクＢＭＤ2に接続されてい
る。
【００４５】同様に、ディスクアダプタＤＡ5及びＤＡ6
とＤＡ7及びＤＡ8とは、夫々例えば６つのディスクメモ
リＤ21〜Ｄ26及びＤ31〜Ｄ36（図２には簡単にするため
の図示せず）により構成されるディスクメモリバンクＢ
ＭＤ3及びＢＭＤ4に夫々接続されている。
【００４６】ディスクアダプタに接続されたディスクメ
モリの数が十分に多い場合、コントロールユニットＵＣ
1及びＵＣ2は夫々第１のセントラルプロセッサＰＲ1及
び第２のソリッドステートディスクユニットＤＥ2と、
第２のセントラルプロセッサＰＲ2及び第１のソリッド
ステートディスクユニットＤＥ1とに夫々接続された補
助バックアップディスクメモリ（例えばＭＳＤ3及びＭ
ＳＤ4）を含み得る。
【００４７】本発明の周辺サブシステムは図２に示す以
外のホストアダプタ及びディスクアダプタを含んでもよ
いことが明らかであり、これらの補助ディスクアダプタ
は他の磁気ディスクメモリバンク、例えば光ディスクメ
モリバンク、テープ駆動装置又は磁気光学ディスクメモ
リ等に接続される。換言するならば、本発明の周辺マス
メモリサブシステムは多数の可能な機器構成を含むこと
ができ、多大な記憶容量を有するマスメモリを管理する
ことができる。
【００４８】本発明のサブシステムのディスクメモリは
（ＵＣ1又はＵＣ2のホスト及びディスクアダプタを介す
る）デュアルアクセス型であることが理解されよう。更
に、ユニットＵＣ1及びＵＣ2の各々が同形であり且つ２
つのバスＢ1及びＢ2に接続されているため、互換可能で
ある。その結果、ＵＣ1の構造エレメントの１つが（例
えば全体又は一部の故障、保守又は移動のために）使用
不能な場合にＵＣ2の対応するエレメントで代替するこ
とができる。同様に、ユニットＵＣ1又はＵＣ2の一方が
使用不能な場合（電源が切断された場合、又は保守作業
中）には他方のユニットで代替する。二重のMultibus I
Iを有する完全に冗長な本発明の周辺サブシステムの構
造（ハードウェア及びマイクロソフトウェアの両方）は
データの完全な保護とセントラルホストＨ1のデータ可
用性とを確保する。
【００４９】ホストアダプタ（例えばＨＡ1）及びディ
スクアダプタ（例えばＤＡ1）のより詳細なハードウェ
ア構造を図３に示す。アダプタ夫々ＨＡ2〜ＨＡ4及びＤ
Ａ2〜ＤＡ8のハードウェア構造はＨＡ1及びＤＡ1につい
て以下に記載する対応する構造と完全に同形であること
が理解されよう。
【００５０】ホストアダプタＨＡ1は、接続チャネルＣ
Ｅ1及びＣＥ2によりセントラルホストＨ1及びＨ2に接続
するための（上記IPI-3規格により規定される型の）イ
ンターフェースＩＨ1と、好適態様によると約５１２〜
７６８ＫＢの容量を有するホストバッファメモリ（簡単
にホストバッファと呼称する）ＭＴＨ1と、ホストアダ
プタの機能を制御するマイクロプロセッサＭＰＨ1（例
えばＲＩＳＣ型のＡＭＤ ２９０００マイクロプロセッ
サ）と、マイクロプロセッサＭＰＨ1に関連するＲＡＭ
型メモリであって、例えばホストアダプタＨＡ1に搭載
されるマイクロソフトウェアモジュールの種々の命令を
受け取るように構成された１つのＲＡＭ型メモリとデー
タのための１つのＲＡＭ型メモリ（夫々命令及びデータ
に充てられるこれらの２つのＲＡＭ型メモリは例えば各
々２５６Ｋの容量を有する）とから構成されるＲＡＭ型
メモリＲＡＨ1と、バスＢ1を介してホストアダプタをコ
ントロールユニットの他のエレメントと接続するための
マイクロコントローラＭＣＨ1と、上記IEEE規格1296に
より規定されるMultibus IIバスＢ1との接続用インター
フェースであって、例えば本発明の周辺サブシステムＰ
ＳＳ1，ＰＳＳ2の他の構成エレメントとメッセージモー
ドで通信するVL 82c389コプロセッサ（Intel社製）によ
り構成されるインターフェースＩＢＨ1とを含む。
【００５１】上記ホストアダプタの全構成エレメントは
マイクロプロセッサＭＰＨ1の内部バスＢＩ1により相互
に通信する。
【００５２】ディスクアダプタＤＡ1のハードウェア構
造はホストアダプタＨＡ1のハードウェア構造と同様で
ある。
【００５３】即ちアダプタＤＡ1は、上記ＩＥＥＥ規格
１２９６により規定されるバスＢ1との接続用接続イン
ターフェースＩＢＤ1と、ディスクメモリＤ1〜Ｄ6に書
き込むべきデータ又は該ディスクメモリに書き込まれた
データの読み取りに由来するデータのためのバッファメ
モリ（より簡単にディスクバッファと呼称する）ＭＴＤ
1と、ディスクアダプタのコマンドマイクロプロセッサ
ＭＰＤ1と、相互接続用マイクロコントローラＭＣＤ
1と、マイクロプロセッサＭＰＤ1に関連するＲＡＭ型メ
モリＲＡＤ1と、接続チャネルＣＳ1及びＣＳ2を介して
ディスクメモリバンクＢＭＤ1に接続するためのインタ
ーフェースＩＤ1（このインターフェースは上記ＩＰＩ
−２規格により規定される）とを含む。
【００５４】ホストアダプタ及びディスクアダプタＨＡ
1及びＤＡ1のハードウェア構造は、マザーボード及びド
ーターボードから構成される。
【００５５】即ちホストアダプタＨＡ1は、マザーボー
ドＣＭＨ1とドーターボードＣＦＨ1とを含み、ディスク
アダプタＤＡ1はマザーボードＣＭＤ1とドーターボード
ＣＦＤ1とを含む。
【００５６】マザーボードＣＭＨ1は上記エレメントＭ
ＴＨ1，ＭＰＨ1，ＲＡＨ1，ＭＣＨ1，ＩＢＨ1を含み、
マザーボードＣＭＤ1はエレメントＭＣＤ1，ＭＴＤ1，
ＲＡＤ1，ＭＰＤ1及びＩＢＤ1を含む。
【００５７】ドーターボードＣＦＨ1はインターフェー
スＩＨ1を含み、ドーターボードＣＦＤ1はインターフェ
ースＩＤ1を含む。
【００５８】２つのマザーボードＣＭＨ1及びＣＭＤ1は
厳密に同形であり、したがってホスト及びディスクアダ
プタＨＡ1及びＤＡ1はドーターボードＣＦＨ1及びＣＦ
Ｄ1以外は同一のハードウェアを有することが理解され
よう。マザーボードＣＭＨ1，ＣＭＤ1は、Mutibus II型
の単一バス（例えばＢ1）に接続できるという意味でmon
o-Multibus II型である。
【００５９】コントロールユニットＵＣ1の種々の構造
エレメントＰＲ1，ＣＡ1，ＤＥ1のハードウェア構造を
図４に示す。
【００６０】これらのエレメントＰＲ1，ＣＡ1，ＤＥ1
の各々はマザーボード夫々ＣＭＰ1，ＣＭＣ1及びＣＭＤ
1と、少なくとも１つのドーターボードＣＦＣ1及びＣＦ
Ｄ1（夫々ＣＡ1及びＤＡ1の場合）とから形成される。
【００６１】種々のマザーボードＣＭＰ1，ＣＭＣ1及び
ＣＭＤ1は同一のハードウェア構造を有する。
【００６２】即ち、マザーボードＣＭＰ1は、いずれも
内部バス５に接続されたハードウェアコンポーネント１
〜８を含み、マザーボードＣＭＣ1は、いずれも内部バ
ス１５に接続されたハードウェアコンポーネント１１〜
１８を含み、マザーボードＣＭＤ1は、いずれも内部バ
ス２５に接続されたハードウェアコンポーネント２１〜
２８を含む。
【００６３】ハードウェアコンポーネント１〜８、１１
〜１８及び２１〜２８は夫々上記順序で相互に同形であ
る。即ち、エレメント１，１１及び２１は相互に同形で
あり、エレメント２，１２，２２は相互に同形であり、
以下同様である。したがって、ハードウェアコンポーネ
ント１１〜１８及び２１〜２８を認識するためには、ハ
ードウェアコンポーネント１〜８について説明すれば十
分である。
【００６４】コンポーネント１及び２はバスＢ1及びＢ2
との通信用インターフェースであり、上記インターフェ
ースＩＢＨ1及びＩＢＤ1と同一型である。
【００６５】２つのコンポーネント３及び４は、バスＢ
1及びＢ2により周辺サブシステムの他の構成エレメント
と接続するためのマイクロコントローラである。これら
のマイクロコントローラは、上記マイクロコントローラ
ＭＣＨ1及びＭＣＤ1と同一型の例えばIntel 80c32型マ
イクロコントローラである。
【００６６】コンポーネント６はセントラルプロセッサ
ＰＲ1を構成するコンポーネント全体のコマンドマイク
ロプロセッサである。該マイクロプロセッサはＲＩＳＣ
型のＡＭＤ ２９００マイクロプロセッサからなり、し
たがって、上記マイクロプロセッサＭＰＨ1及びＭＰＤ1
と同形である。
【００６７】コンポーネント７は５１２〜７６８Ｋ（Ｍ
ＴＤ1及びＭＴＨ1に等しい）の容量を有するバッファメ
モリであり、コンポーネント８は図３に関して上述した
と同一型のメモリ（即ちＲＡＨ1及びＲＡＤ1）と同一の
ＲＡＭ型メモリである。したがってコンポーネント８
は、セントラルプロセッサＰＲ1に含まれる種々のマイ
クロソフトウェフモジュールの命令を含む１つのＲＡＭ
型メモリと、マイクロプロセッサ６により処理されるデ
ータのための１つのＲＡＭ型メモリとにより構成され
る。
【００６８】マザーボードＣＭＰ1，ＣＭＣ1，ＣＭＤ1
は、bi-Multibus II型のマザーボードである。
【００６９】セントラルプロセッサＰＲ1のマザーボー
ドＣＭＰ1は更に、セントラルプロセッサとＤＥ2とをバ
ックアップディスクメモリＭＳＤ1に接続するリンクＬ1
とのインターフェースであるハードウェアコンポーネン
ト９を含む。インターフェースはしたがってＩＰＩ−２
規格型である。
【００７０】同様に、ソリッドステートディスクユニッ
トのマザーボードＣＭＤ1は、ＰＲ2及びＤＥ1をＭＳＤ2
に接続するリンクＬ2とのインターフェースを構成する
コンポーネント２９を含む。
【００７１】ソリッドステートディスクユニットＤＥ1
のドーターボードＣＦＤ1はこのユニットのメモリプレ
ーンを構成し、例えばＲＡＭメモリの複数のカラム（カ
ラム１Ｒ1，．．．，１Ｒj，．．．，１Ｒn）を含む。
【００７２】このメモリプレーンＣＦＤ1から又は該メ
モリプレーンへの情報（データ及びこれらのデータがメ
モリプレーンＣＭＤ1のＲＡＭの内側で位置付けられる
アドレス）はバスＢＤＡ1を通って輸送され、該バスは
このメモリプレーンのＲＡＭメモリカラム全体に供給す
るに十分な数のブランチに分割している（ソリッドステ
ートディスクユニットが第２のメモリプレーンを含む場
合、該ユニットはＢＤＡ1と同一型のバスにより第１の
ドーターボードＣＦＤ1に接続された第２のドーターボ
ードＣＦＤ2により構成される）。
【００７３】キャッシュメモリＣＡ1のドーターボード
ＣＦＣ1はドーターボードＣＦＤ1と同一である。
【００７４】このドーターボードＣＦＣ1はキャッシュ
メモリＣＡ1のメモリプレーンを含んでおり、複数の並
列ＲＡＭ型カラム２Ｒ1， ．．．， ２Ｒj，
．．．， ２Ｒnにより構成され、これらの列の組はバ
ス（データ及びアドレスバス）ＢＤＡ2によりマザーボ
ードＣＭＣ1のバッファメモリ１７に接続されている。
【００７５】したがって本発明の周辺サブシステムのハ
ードウェアアーキテクチャは、一般にホストアダプタ及
びディスクアダプタのマザーボードと、セントラルプロ
セッサ、キャッシュメモリ及びソリッドステートディス
クユニットのマザーボードとの単に２つの型のマザーボ
ードの周囲に構築されることが明らかである。これらの
エレメントの各々により確保される機能にしたがって異
なる型の１以上のドーターボードがこれらの２つの型の
マザーボードの各々に関連付けられる。
【００７６】この非常に簡単な構造は、Multibus II型
の一方及び／又は他方のバスに接続されたエレメント全
体が同一のボードホルダマガジンの内側に配置されてい
る点と相俟って非常に経済的である。更に、製造中に極
めて迅速に組み立てることができる。
【００７７】図５について説明すると、本発明の周辺サ
ブシステムのマイクロソフトウェアアーキテクチャＡＭ
Ｌは５つの主なマイクロソフトウェアサブアセンブリ
Ｐ，Ｈ，Ｄ，Ｃ，Ｓを含み、該サブアセンブリはＰ
Ｒ1，ＨＡ1（ＨＡ2〜ＨＡ4），ＤＡ1（ＤＡ2〜Ｄ
Ａ8），ＣＡ1（ＣＡ2）及びＤＥ1（ＤＥ2）のハードウ
ェア構造に夫々搭載されている。
【００７８】各サブアセンブリは夫々特定の機能を有す
る所定数のモジュールから構成される。所定のモジュー
ルはサブアセンブリ間で共通である。
【００７９】同一のサブアセンブリのモジュールは、Ｒ
ＡＭメモリに配置された共通メモリゾーン（例えばＲＡ
Ｈ1，ＲＡＤ1，８，１８，２８）により又は相互間の直
接呼出しにより相互に通信する。
【００８０】異なるサブアセンブリに属するモジュール
は、MultibusIIを規定するIEEE規格により規定されるよ
うなMultibusIIメッセージにより相互に通信し、これら
のメッセージはデータについては請求メッセージであ
り、要求、応答及び通告については非請求メッセージで
ある。
【００８１】図５に示す５つのマイクロソフトウェアサ
ブアセンブリ以外に、全ハードウェア構造に共通し且つ
該ハードウェア構造の各々に含まれるマイクロコントロ
ーラ（即ちマイクロコントローラＭＣＨ1，ＭＣＤ1，
３，４，１３，１４，２３，２４）に関連するの別のサ
ブアセンブリが存在する。このマイクロソフトウェアサ
ブアセンブリを参照符号ＭＩＣで示す。該サブアセンブ
リは以下のモジュールを含む。
【００８２】構造エレメントＨＡ1〜ＧＡ4，ＤＡ1〜Ｄ
Ａ8，ＰＲ1，ＰＲ2，ＣＡ1，ＣＡ2，ＤＥ1，ＤＥ2の各
々のハードウェアコンポーネント全体を初期化するよう
に構成されたモジュールｍ1。この初期化はより詳細に
は２つのコントロールユニットＵＣ1及びＵＣ2の電源投
入時のこれらのハードウェアコンポーネントの種々の試
験に関係する。これらの試験は英語の頭文字ＢＩＳＴ及
びＢＯＯＴとして実際によく知られている。
【００８３】２つのコントロールユニットの電源投入時
に種々のハードウェア構造の相互接続に関係し且つMult
ibus IIに関する上記ＩＥＥＥ規格１２９６により規定
される接続用モジュールｍ2（英文用語interconnect sp
aceとして知られる）。
【００８４】コントロールユニットの各々を２つの電源
ＡＬＩＭ1及びＡＬＩＭ2に接続する規格化ＲＳ ２３２
型のワイヤリンク（これらのリンクは図１、図２及び図
３では簡単にするために図示せず）の管理のためのモジ
ュールｍ3。
【００８５】サブアセンブリＨは以下のモジュールを含
む。
【００８６】モジュールＭ0はホストアダプタのオペレ
ーティングシステムに係る。以下に示すように、このモ
ジュールＭ0はサブアセンブリＰ，Ｈ，Ｄ，Ｃ，Ｓに共
通である。このモジュールは、一方から他方への通行を
確保することにより夫々が帰属するサブアセンブリ（こ
の場合Ｈ）を構成する種々のモジュール間の連係作業を
組織する。
【００８７】サブアセンブリＰ，Ｈ，Ｄ，Ｃ，Ｓに共通
の情報（データ、アドレス）の転送を管理するためのモ
ジュールＭ1。該モジュールはMultibus IIバス（Ｂ1，
Ｂ2）の一方又は他方を介してこのモジュールが搭載さ
れているハードウェアエレメント（この場合Ｈ）から他
のエレメントへの情報の転送を確保する。
【００８８】ホストアダプタＨＡ1のホストインターフ
ェースＩＨ1の管理のためのモジュールＭ2。このモジュ
ールは全ホストアダプタＨＡ1〜ＨＡ8に共通であること
が理解されよう。
【００８９】メモリＲＡＨ1の命令ＲＡＭに含まれるコ
マンドスタックの管理のためのモジュールＭ3。該モジ
ュールは他のサブアセンブリＨ，Ｄ，Ｓに共通である。
【００９０】ホストＨ1によりコントロールユニットＵ
Ｃ1及びＵＣ2にアドレスされるコマンドを実行するため
のモジュールＭ4。
【００９１】例えばセントラルホストＨ1からバンクＢ
ＭＤ1のディスクメモリへのコマンドを受け取り、これ
らのコマンドをディスクアダプタＤＡ1に経路指定する
モジュールＭ5。
【００９２】ホストアダプタのハードウェアコンポーネ
ントの一方又は他方にエラーが検出されたときに再始動
及びエラー処理するためのモジュールＭ6。このモジュ
ールはサブアセンブリＨ，Ｄ及びＳに共通である。
【００９３】例えばサンプリングを実施する監視及び管
理モジュールＭ7は、モジュールｍ2（上述）との接続、
例えばホストアダプタが属するコントロールユニットの
電源が切断した場合にコンテキストの救済、テーブル初
期化等を確保する。このモジュールはサブアセンブリ
Ｈ，Ｄ及びＳに共通である。
【００９４】ホストバッファメモリＭＴＨ1の管理のた
めのモジュールＭ10。
【００９５】ホストアダプタＤＡ1に搭載されるサブア
センブリＤは、上記に規定したモジュールＭ0と、同様
に上記に規定したMultibus II転送管理用モジュールＭ1
と、上記に規定したコマンドスタックの管理のためのモ
ジュールＭ3と、上記に規定したバッファメモリＭＴＤ1
の管理のためのモジュールＭ10と、上記に規定した再始
動及びエラー処理モジュールＭ6と、上記に規定した監
視及び管理モジュールＭ7と、セントラルホストからバ
ンクＢＭＤ1のディスクメモリの一方又は他方へのコマ
ンドを翻訳するためのモジュールＭ9とを含む。
【００９６】ソリッドステートディスクユニットＤＥ1
及びＤＥ2のマイクロソフトウェアサブアセンブリＳ
は、マイクロソフトウェアサブアセンブリＤと厳密に同
一である。
【００９７】キャッシュメモリＣＡ1，ＣＡ2のマイクロ
ソフトウェアサブアセンブリＣは、モジュールＭ0（上
記）と、Multibus IIバスの一方又は他方を経る情報の
転送を管理するためのモジュールＭ1（上記）と、キャ
ッシュメモリＣＡ1，ＣＡ2に含まれるテーブルを管理す
るためのモジュールＭ11とを含む。
【００９８】２つのセントラルプロセッサＰＲ1及びＰ
Ｒ2の各々に搭載されるマイクロソフトウェアサブアセ
ンブリＰは、オペレーティングシステムに関するモジュ
ールＭ0（上記）と、Multibus II転送を管理するための
モジュールＭ1（上記）と、対応するコントロールユニ
ット（ＵＣ1，ＵＣ2）の初期化モジュールＭ12と、２つ
のコントロールユニット間の通信用モジュールであっ
て、特に一方のコントロールユニットの構造エレメント
の１つが使用不能の場合にこれらの２つのコントロール
ユニット間で情報交換を設定するように構成されたモジ
ュール（このとき、他方のユニットの対応する構造エレ
メントは使用不能なエレメントにより通常実施されるオ
ペレーションを実行するように構成される）Ｍ13と、電
源ＡＬＩＭ1（ＡＬＩＭ2）と本発明の周辺サブシステム
の保守を担当するオペレータに用意された保守盤とを管
理するためのモジュールＭ14と、電源が切断された場合
に対応するコントロールユニット全体のコンテキストを
救済するためのモジュールＭ16と、電源が切断され、前
記モジュールＭ16により対応する救済が行われた後にソ
リッドステートディスクユニットＤＥ1，ＤＥ2の書き込
み又は読み取りオペレーションを再始動するためのモジ
ュールＭ17と、バックアップディスクメモリＭＳＤ
1（ＭＳＤ2）とこれに関連するセントラルプロセッサ
（即ちＰＲ1）との間のインターフェースを管理するた
めのモジュールＭ18とを含む。
【００９９】上記マイクロソフトウェアサブアセンブリ
の各々がどのように作動するか、及び該サブアセンブリ
を構成するこれらのモジュールの各々が他のモジュール
との関連でどのように作用するかについては、ディスク
メモリバンクＢＭＤ1及びキャッシュメモリＣＡ1，ＣＡ
2の内側のオペレーションに関する特に図７Ａ及び図７
Ｂ並びに図８Ａ及び図８Ｂと共に以下の説明から良く理
解されよう。
【０１００】まず最初にセントラルプロセッサＰＲ
1（ＰＲ2）のサブアセンブリＰの役割を大まかに説明し
よう。
【０１０１】２つのセントラルプロセッサＰＲ1及びＰ
Ｒ2は、コントロールユニットＵＣ1及びＵＣ2の各々に
属する種々のハードウェアエレメントの夫々親装置であ
る。該セントラルプロセッサは、夫々に割り当てられた
機能を実行できるように種々のエレメントＨＡ1〜Ｈ
Ａ8，ＤＡ1〜ＤＡ8，ＤＥ1，ＤＥ2，ＣＡ1，ＣＡ2の実
行プログラムを内側にロードする。当然のことながら、
これらのプログラムの実行は上記機能サブアセンブリ
Ｈ，Ｄ，Ｃ，Ｓに対応する。プロセッサＰＲ1及びＰＲ2
は、例えばバックアップ回転ディスクメモリＭＳＤ1及
びＭＳＤ2に保存されたこれらのプログラムを探索す
る。その場合、これらのバックアップメモリはデュアル
機能、即ちまず第１にアダプタＤＡ1，ＤＡ2等が使用不
能な場合に、まだ保存されずにバンクＢＭＤ1，ＢＭＤ2
等の回転ディスクメモリへの書き込みを待機している情
報をバックアップする機能と、第２に上記実行プログラ
ムを保存する機能とを有する。しかしながらこれらのプ
ログラムは、プロセッサＰＲ1及びプロセッサＰＲ2の両
方に接続されたシステムディスクメモリと呼称される特
別のディスクメモリに保存され得る。以下の説明では、
バックアップ回転ディスクメモリＭＳＤ1及びＭＳＤ2も
システムディスクメモリの役割を果すと仮定する。
【０１０２】本発明の周辺マスメモリサブシステムの初
期設定は以下のように行われる。
【０１０３】各コントロールユニット（ＵＣ1，ＵＣ2）
は電源を入れると自動的にブートロードされるように構
成されている。ブートロード（即ちコントロールユニッ
トを含む構造エレメントのハードウェア構造の各々にお
ける種々のマイクロソフトウェアサブアセンブリの実
行）は、（バックアップディスクメモリがシステムディ
スクメモリの役割を果すため）バックアップディスクメ
モリ中のファイルから行われる。初期設定は順次以下の
オペレーションの実行を含む。
【０１０４】ハードウェア構造の各々についてマイクロ
コントローラＭＣＨ1，ＭＣＤ1，３，４，１３，１４，
２３，２４はモジュールｍ1の命令を実行し、そのハー
ドウェアコンポーネントを初期設定する。
【０１０５】この間ＰＲ1のハードウェア構造は、ディ
スクメモリＭＳＤ1からブートロードされ、他の構造エ
レメントの他のハードウェア構造はそれ自体のマイクロ
ソフトウェアサブアセンブリがロードされるのを待機す
る。換言するならば、セントラルプロセッサＰＲ1はモ
ジュールＭ0，Ｍ1，Ｍ12，Ｍ13，Ｍ14，Ｍ15，Ｍ16及び
Ｍ17によりＲＡＭメモリ８にロードされる。
【０１０６】次にプロセッサＰＲ1は、コントロールユ
ニットＵＣ1を構成する他のハードウェア構造の各々に
ローディングコードを送る。次に該プロセッサは、Mult
ibus II型の２つのバスの一方又は他方を介して該ハー
ドウェア構造に対応するマイクロソフトウェアサブアセ
ンブリ（プロセッサがバックアップディスクメモリＭＳ
Ｄ1中で探索し、例えばそのバッファメモリ７中に保存
しておいたサブアセンブリ）を送る。
【０１０７】エレメント（ＤＥ1，ＣＡ1，ＨＡ1，Ｄ
Ａ1）の各々は、該エレメントに含まれるマイクロコン
トローラによりモジュールｍ0，ｍ1，ｍ2，ｍ3の各々を
実行することによりそのハードウェアコンポーネントを
初期設定する。次に、該エレメントは実行しようとする
マイクロソフトウェアサブアセンブリを含む種々のモジ
ュールをロードする。
【０１０８】システムディスクメモリとしての機能にお
いてバックアップディスクメモリが何らかの理由でセン
トラルプロセッサＰＲ1によりアクセス不能な場合、こ
のセントラルプロセッサは他方のコントロールユニット
ＵＣ2のセントラルプロセッサＰＲ2によりロードされ
る。いったんロードされると、ＰＲ1は、ＵＣ2のシステ
ムディスクメモリとして機能する他方のディスクメモリ
ＭＳＤ2中でコントロールユニットＵＣ1の構造エレメン
トのマイクロソフトウェアサブアセンブリをロードする
ためのファイルを探索する。
【０１０９】コントロールユニットのハードウェア構造
の各々が該ハードウェア構造に対応するマイクロソフト
ウェアサブアセンブリを含む全モジュールをロードされ
るや否や、こうして形成された構造エレメントは該エレ
メントに割り当てられた機能を実行することができる。
【０１１０】マイクロソフトウェアサブアセンブリがど
のように作動するかをよく理解するためには、バンク
（例えばＢＭＤ1）のディスクメモリ内に情報を書き込
むオペレーションがＨＡ1，ＤＡ1及びＣＡ1にロードさ
れるサブアセンブリＨ，Ｄ及びＣを含むマイクロソフト
ウェアモジュールの各々によりどのように実施されるか
を示す図７Ａ及び図７Ｂをまず参照されたい。
【０１１１】図６も参照することができ、同図は、ＨＡ
1及びＤＡ1に搭載されるソフトウェアサブアセンブリの
モジュールが相互にどのように機能するかを示すと共
に、データブロックがバンクＢＭＤ1（又はＢＭＤ2等）
のディスクメモリの１つとキャッシュメモリＣＡ1（Ｃ
Ａ2）との両方で読み取られるときにこれらのモジュー
ルの各々により実施される種々のオペレーションを示
す。
【０１１２】データブロックがＢＭＤ1のディスクメモ
リＤ1〜Ｄ6の１つ及びキャッシュメモリＣＡ1で読み取
られる時に関連する種々のオペレーションを説明する前
に、情報がディスクメモリにどのように書き込まれる
か、及びキャッシュメモリの役割についてまず説明する
ことが肝要である。
【０１１３】データブロックをディスクメモリの磁気デ
ィスクに書き込むために、ディスクメモリは各々同一の
長さを有するセクタに分割されている。これは固定フォ
ーマットメモリとして知られるディスクメモリで現在一
般に使用されている。種々のセクタはすべて同一のバイ
ト数（例えば５１２Ｋ）を有する。各セクタにはヘッ
ダ、データブロック及びフッタが順次書き込まれる。ヘ
ッダは磁気ディスクのトラック上のセクタでヘッダが位
置する物理的位置に情報を含み、フッタはデータの完全
性を確認するための情報を含み、このセクタに記録され
る全バイトが正しいか否かを確認する。情報書き込みの
ためのこのようなセクタ構成及びセクタ内の分配は非常
によく知られており、従来のディスクメモリで広く使用
されている。本発明の周辺サブシステムでもこの書き込
み構成をソリッドステートディスクユニットＤＥ1及び
ＤＥ2で使用する。
【０１１４】ディスクメモリに関するオペレーションの
過程ではしばしば同一のデータブロックが読み取られる
ことが予想される。換言するならば、経時的に同一のデ
ータブロックへのアクセスの確率は非常に高い。更に、
複数のデータブロックが逐次読み取られる場合、第１の
所定のデータブロックがいったん読み取られてから同一
のデータブロックがこの同一の所定のブロックに引き続
いて読み取られる確率も高い。
【０１１５】上記の理由から、高頻度で読み取られる確
率が高いデータを正確に含むキャッシュメモリが使用さ
れる。したがって、これらのデータはキャッシュメモリ
に直接読み取られ、対応するディスクメモリで探索する
必要はない。
【０１１６】データは次に、磁気ディスクメモリのアク
セス時間よりも実質的に著しく短いキャッシュメモリの
アクセス時間（磁気ディスクメモリの数十ミリ秒に対し
て約０．１ミリ秒）で読み取られる。
【０１１７】キャッシュメモリＣＡ1の内側で、情報は
キャッシュブロックと呼称されるブロックの形態のドー
ターボードＣＦＣ1のＲＡＭメモリカラム２Ｍ1，
．．．，２Ｍj， ．．．， ２Ｍnに書き込まれる。
ディスクメモリの各セクタと同様に、該キャッシュブロ
ックの各々はヘッダと、後続するデータ（典型的にはデ
ータフィールドと呼称される）と、後続するフッタとを
含む。ヘッダ及びフッタの夫々の役割は、磁気ディスク
メモリに記録されるデータのセクタのヘッダ及びフッタ
と同一である。
【０１１８】単一のキャッシュメモリのデータフィール
ドは、バンクＢＭＤ1，ＢＭＤ2等の１つに属するディス
クメモリの磁気ディスクのＮ（整数）個のセクタに記録
される全データに対応する。
【０１１９】各キャッシュブロックと、所与のディスク
メモリに属する所与の磁気ディスクの種々の対応するセ
クタとの間の対応はテーブルに示される。テーブルは例
えばマザーボードＣＭＣ1に属するＲＡＭメモリ１８の
メモリスペースを占有する。
【０１２０】図７Ａ及び図７Ｂは、データの一部がキャ
ッシュメモリＣＡ1で読み取られるか否かに拘わらず、
バンクＢＭＤ1のディスクメモリのいずれか１つにおけ
るデータブロックの読み取り時に、ホストアダプタＨＡ
1とディスクアダプタＤＡ1との間、ディスクアダプタと
キャッシュメモリとの間、及びキャッシュメモリとホス
トアダプタＨＡ1との間の対話を示す。
【０１２１】読み取りオペレーションは以下の通りであ
る。
【０１２２】１） ホストアダプタＨＡ1は、例えばメ
モリＲＡＨ1に配置されるコマンドスタック中に送られ
るコマンドメッセージＣＭＤとしてホストＨ1からの読
み取り要求を受け取る。このオペレーションはモジュー
ルＭ1及びＭ3により順次実行される。
【０１２３】２） コマンドメッセージＣＭＤの内側で
モジュールＭ5はデータブロックを読み取るべきディス
クメモリのアドレスをデコードする。このディスクメモ
リは簡単にリソースと呼称される。
【０１２４】３） モジュールＭ5はリソースのアドレ
スをデコードするや否や、コマンドメッセージＭＳＧ
ＣＭＤを作成する。
【０１２５】４） 実際にMultibus II型のメッセージ
であるこのメッセージＭＳＧ ＣＭＤは、モジュールＭ
1の指令下にバスＢ1を通ってディスクアダプタＤＡ1に
送られる。
【０１２６】５） メッセージはモジュールＭ9の指令
下にマイクロプロセッサＭＰＤ1によりデコードされ
る。
【０１２７】６） 該モジュールＭ9は妥当性をチェッ
クする。
【０１２８】モジュールＭ9はホストＨ1が該当データブ
ロックを読み取ろうとするリソースを予約する。いった
んリソースが予約されたらオペレーション１００に移
る。
【０１２９】１００： モジュールＭ1の指令下で、デ
ィスクアダプタはキャッシュメモリＣＡ1のプロセッサ
１６に問い合わせコマンドＣＩを送る。このコマンドの
目的は、データブロックがドーターボードＣＦＣ1のＲ
ＡＭメモリに記憶されているか否かを認識することであ
る。
【０１３０】１０１： キャッシュメモリのテーブルを
管理するためのモジュールＭ11は該当データブロックの
有無を知るためにキャッシュメモリのテーブルを探索す
る。
【０１３１】Ａ） まず応答がイエスであると仮定す
る。
【０１３２】キャッシュメモリＣＡ1とホストアダプタ
ＨＡ1との間に対話が設定される。この対話は次のオペ
レーション１０２Ａ〜１１１を含む。
【０１３３】１０２Ａ： キャッシュメモリＣＡ1のモ
ジュールＭ1は、バッファメモリＭＴＨ1のページを予約
する要求をホストアダプタに送る。
【０１３４】１０３： ホストアダプタの管理モジュー
ルＭ6は次に、キャッシュメモリＣＡ1に読み取ろうとす
るデータブロックを一時的に記憶するために、バッファ
メモリＭＴＨ1のページを割り当てる。バッファメモリ
のページが割り当てられるや否やオペレーション１０４
に移る。
【０１３５】１０４： ホストアダプタはモジュールＭ
1の指令下に、バスＢ1を介してキャッシュメモリにメッ
セージを送り、そのバッファメモリＭＴＨ1のページが
割り当てられたことを知らせる。
【０１３６】１０５： キャッシュメモリのデータブロ
ックは、キャッシュメモリ及びホストアダプタのモジュ
ールＭ1の指令下でバッファメモリＭＴＨ1に転送され
る。
【０１３７】１０６： ブロックの全データがバッファ
メモリＭＴＨ1に記憶されるや否や、ホストアダプタは
該当データブロックを転送することをホストＨ1に通知
する。この通知はモジュールＭ2の指令下に行われる。
【０１３８】１０７： ホストＨ1が転送を受諾するや
否や、モジュールＭ2の指令下にホストアダプタにより
転送が実施される。
【０１３９】１０８： オペレーション１０６及び１０
７が実行されている間、キャッシュメモリは信号ＨＩＴ
をディスクアダプタＤＡ1に送り、該当データブロック
がキャッシュメモリからホストアダプタＨＡ1に転送さ
れたことを知らせる。このメッセージＨＩＴは、キャッ
シュメモリのモジュールＭ1によりキャッシュメモリＣ
Ａ1からディスクアダプタＤＡ1に送られる。
【０１４０】１０９： ディスクアダプタはメッセージ
ＨＩＴを受け取るや否や、モジュールＭ9の指令下で応
答メッセージＭＳＧ ＲＥＰＴを作成する。
【０１４１】１１０： ディスクアダプタは次に、ディ
スクアダプタ及びホストアダプタのモジュールＭ1の指
令下で応答メッセージＭＳＧ ＲＥＰをホストアダプタ
ＨＡ1に送る。
【０１４２】１１１： ホストアダプタは応答メッセー
ジＭＳＧ ＲＥＰを受け取るや否やモジュールＭ2の指
令下で完了送信信号を送り、キャッシュＣＡ1における
データブロックの読み取りオペレーションが完了したこ
とをホストＨ1に知らせる。
【０１４３】Ｂ） 応答がノーであると仮定する。
【０１４４】オペレーション１０１（上記）に引き続き
オペレーション１０２Ｂを実施する。
【０１４５】１０２Ｂ： キャッシュメモリＣＡ1はそ
のモジュールＭ1によりバスＢ1を通ってディスクアダプ
タＤＡ1にメッセージを送り、データブロックがそこに
存在しないことを知らせる。このメッセージがＤＡ1に
よりうけとられると、次のオペレーション８に移る。
【０１４６】８）アダプタＤＡ1は、リソースで読み取
られるデータブロックを受け取るためにバッファメモリ
ＭＴＤ1の１ページ以上を割り当てる（モジュールＭ10
により実施されるオペレーション）。こうして次のオペ
レーションに移る。
【０１４７】９）モジュールＭ8の指令下にリソースに
おけるデータブロックの読み取りが実施される。
【０１４８】１０）読み取りが完了すると、データブロ
ックはバッファメモリＭＴＤ1の割り当てられたページ
に一時的に記憶され、アダプタＤＡ1はモジュールＭ1の
指令下にそのバッファメモリＭＴＨ1〜ＨＡ1のページ割
り当て要求を送る。
【０１４９】１１）この要求に応答してＨＡ1は該当す
るデータブロックを受け取るためにそのバッファメモリ
ＭＴＨ1のページを割り当てる。
【０１５０】１２）ＨＡ1はバスＳ1を介してＤＡ1にメ
ッセージを送り、ＭＴＨ1の１ページ以上が割り当てら
れたことを知らせる（ＨＡ1及びＤＡ1のモジュール
Ｍ1）。
【０１５１】１３）ＤＡ1は次にこの最後のメッセージ
に応答して、これらの２つのアダプタのモジュールＭ1
の指令下にリソースで読み取られた情報をＨＡ1に転送
する。
【０１５２】１４Ａ）ホストアダプタはモジュールＭ2
の指令下に、リソースで読み取られ且つバッファメモリ
ＭＴＨ1に一時的に記憶されたデータブロックをすぐに
転送するようにホストＨ1に知らせる。
【０１５３】１４Ｂ）オペレーション１４Ａしが実施さ
れている間、ディスクアダプタは応答メッセージＭＳＧ
ＲＥＰを作成する。このメッセージはディスクアダプ
タ及びホストアダプタのモジュールＭ1の指令下にＨＡ1
に送られる（オペレーション１５Ｂ）。ＨＡ1はこの応
答メッセージを受け取ると、オペレーション１５Ａを実
行する。
【０１５４】１５Ａ）ＨＡ1はモジュールＭ2の指令下で
ホストＨ1にデータブロックを転送する。この間、ＤＡ1
はオペレーション１５Ｂ及び１６Ｂを実行する。
【０１５５】１５Ｂ）ディスクアダプタはモジュールＭ
8によりリソースを解放し、次いでモジュールＭ10の指
令下にバッファメモリＭＴＤ1を解放する（オペレーシ
ョン１６Ｂ）。
【０１５６】１６Ａ）ホストアダプタはホストＨ1への
データ転送を完了するや否や、ホストに完了送信信号を
送り、リソースにおけるデータブロックの読み取りの全
オペレーションが完了したことを知らせる（モジュール
Ｍ2）。
【０１５７】１７Ａ）ホストアダプタは次にモジュール
Ｍ10の指令下にＭＴＨ1を解放する。
【０１５８】図８Ａ及び図８ＢはキャッシュメモリＣＡ
1又はＢＭＤ1，ＢＭＤ2等のようなバンクのディスクメ
モリのいずれか１つにデータブロックを書き込むために
実行される全オペレーションを示す。
【０１５９】ＨＡ1とＤＡ1との間の対話に関するオペレ
ーションセット１〜８は、リソース又はキャッシュメモ
リＣＡ1におけるデータブロックの読み取りについて図
７Ａ及び図７Ｂに関して上述したオペレーション１〜８
と厳密に同一である。その後、オペレーション２０に移
る。
【０１６０】２０）ディスクアダプタＤＡ1は、書き込
むべきデータブロックの転送を要求するためにバスＢ1
を通ってホストアダプタＨＡ1にメッセージを送る。こ
のオペレーションは２つのアダプタの２つのモジュール
Ｍ1の指令下に行われる。
【０１６１】２１）次にホストアダプタは、データブロ
ックを受け取るためにホストバッファメモリＭＴＨ1の
１ページ以上を割り当てる（モジュールＭ10）。
【０１６２】２２）次にＨＡ1は、書き込むべきデータ
ブロックを転送すべきであることをセントラルホストＨ
1に知らせる（モジュールＭ2）。
【０１６３】２３）次にセントラルホストは、オペレー
ション２１で割り当てられたバッファメモリのページに
一時的に記憶されていた書き込むべきデータブロック
を、モジュールＭ2の指令下に転送する。
【０１６４】２４）次にＨＡ1は、書き込むべきデータ
ブロックを後で受け取るためにバッファメモリＭＴＤ1
の１ページ以上を割り当てるように要求するメッセージ
をＤＡ1に送る（２つのアダプタのモジュールＭ1）。
【０１６５】２５）このメッセージに答えてＤＡ1はＭ
ＴＤ1の１ページ以上が割り当てられたことを知らせる
メッセージをＨＡ1に送る（モジュールＭ1）。
【０１６６】２６）次にＨＡ1は書き込むべきデータブ
ロックをＤＡ1に転送し、ＤＡ1は先に割り当てられたＭ
ＴＤ1のページに該データブロックを一時的に記憶す
る。
【０１６７】２７）ＭＴＤ1に書き込むべきデータブロ
ックを受け取ると、ＤＡ1は応答メッセージＭＳＧ Ｒ
ＥＰを作成する（モジュールＭ9）。ＤＡ1はモジュール
Ｍ1の指令下に該応答メッセージをＨＡ1に送る（オペレ
ーション２８）。
【０１６８】２９）ＨＡ1はメッセージＭＳＧ ＲＥＰ
を受け取ると、モジュールＭ2の指令下に完了送信信号
をホストに送る。ホストＨ1にとってこのメッセージ
は、予約されたリソース又はキャッシュメモリＣＡ1の
いずれかで（実際にはまだであるが）データブロックの
書き込みオペレーションが完了したことを意味する。
【０１６９】次にオペレーション３０に進む。
【０１７０】３０）モジュールＭ8の指令下で、アダプ
タＤＡ1は該当リソースにデータブロックを書き込む。
この書き込みと平行してディスクアダプタは、モジュー
ルＭ1の指令下に２つのバスＢ1，Ｂ2の一方又は他方を
通ってコマンド信号ＣＩＷをキャッシュメモリＣＡ1に
送る。この信号の目的は、書き込むべきデータブロック
をそのメモリＣＦＣ1に書き込むことができるか否かを
該キャッシュメモリに尋ねることである。コマンド信号
ＣＩＷを送ることがオペレーション１２８の目的であ
る。
【０１７１】１２９： １２８に答えてキャッシュメモ
リはモジュールＭ11の指令下に、データブロックをキャ
ッシュメモリに書き込むべきであることを意味する信号
ＨＩＴ、又はそうすべきでないことを意味する信号ＨＩ
Ｔバーをディスクアダプタに送る（前者はオペレーショ
ン１３０Ａ、後者は１３０Ｂ）。自明のように後者の場
合、オペレーション１３０Ｂに答えてディスクアダプタ
は以後、キャッシュメモリＣＡ1を無視する。前者の場
合（１３０Ａ）、手続きはオペレーション１３１に進
む。
【０１７２】１３１： ディスクアダプタはメモリＣＦ
Ｃ1に書き込む前に書き込むべきデータブロックを一時
的に記憶するために、キャッシュバッファメモリ１７の
１ページ以上の予約を要求するメッセージをキャッシュ
メモリに送る。このオペレーションはＤＡ1及びＣＡ1の
モジュールＭ1の指令下に行われる。
【０１７３】１３２： ＣＡ1のモジュールＭ1の指令下
に、ＣＡ1はバッファ１７の１ページ以上が書き込むべ
きデータブロックを一時的に記憶するために割り当てら
れたことをＤＡ1に知らせる。
【０１７４】１３３： オペレーション１３２に答え
て、ＤＡ1はＣＡ1のバッファメモリ１７に書き込むべき
データブロックを転送する。
【０１７５】１３４： データブロックは１７に転送さ
れるや否やＭ11の指令下にメモリＣＦＣ1に転送され
る。
【０１７６】オペレーションセット１２８Ａ〜１３４は
オペレーション３０（上記）と平行して実施される。
【０１７７】このオペレーション３０後、手続きはオペ
レーション３１に移る。
【０１７８】３１）書き込むべきデータブロックセット
が書き込まれると、モジュールＭ8はリソースを解放す
る。
【０１７９】３２）リソースがいったん解放されると、
モジュールＭ10は先に割り当てられていたバッファメモ
リＭＴＤ1のページを解放する。
【０１８０】３３）いったんオペレーション３２が完了
すると、ＤＡ1はモジュールＭ1の指令下にホストアダプ
タにメッセージを送り、オペレーション３４でそのホス
トバッファメモリＭＴＨ1を解放できるようにする。
【０１８１】ホストアダプタＨＡ1が使用不能であるこ
とが判明したならば、該ホストアダプタはＵＣ2の対応
するアダプタＨＡ2で代替される。同様に、ＤＡ1はＤＡ
2で代替される。こうして、Ｂ2を介してＨＡ2，ＤＡ2及
びＣＡ2の間に対話が設定される。
【０１８２】ユニットＵＣ1全体が使用不能であるなら
ば、ＣＡ1に含まれ、同様にＣＡ2にも書き込まれたデー
タはＣＡ2で直接読み取られ、ＨＡ1，ＤＡ2及びＣＡ2の
間で対話が行われる。この場合も、キャッシュメモリＣ
Ａ1，ＣＡ2へのデュアルアクセスと、ＣＡ1及びＣＡ2の
両方に書き込まれる冗長性の利点は明らかである。
【０１８３】図６、図７Ａ、図７Ｂ、図８Ａ及び図８Ｂ
から明らかなように、所定数のモジュールは、ホストア
ダプタ、ディスクアダプタ又はキャッシュメモリのいず
れであろうとも、ハードウェア相互間で共通の多数のオ
ペレーションを実行する。例えばモジュールＭ2及びＭ
10がその例である。モジュールＭ2，Ｍ9及びＭ8の重要
性にも着目されたい。
【０１８４】所定のデータブロックの全読み書きオペレ
ーションは、２つのソリッドステートディスクユニット
ＤＥ1及びＤＥ2に関して同一の方法で実施されることに
留意すべきである。回転ディスクメモリと同様に、書き
込むべきデータブロックは同一バイト数を含むセクタに
分割され、１つのセクタの情報の組は相互に連続するア
ドレス、例えばユニットアドレスを有する記憶場所に書
き込まれる。本発明の好適実施態様によると、データは
７エラー修正ビットＥＣＣ（エラーコレクタコード）に
加えられる４バイトに分配される有効な３９又は３２ビ
ットのフォーマットとして書き込まれ、このエラーコレ
クタコードはダイナミックＲＡＭメモリで従来から使用
されている。図７Ａ、図７Ｂ、図８Ａ及び図８Ｂに示す
ような読み書き方法をＤＥ1又はＤＥ2のようなソリッド
ステートディスクも良好に使用できるようにするために
は、以上の全説明でディスクアダプタＤＡ1をマザーボ
ードＣＭＤ1に置き換えれば十分であり、マイクロプロ
セッサ２６はマイクロプロセッサＭＰＤ1と同一の役割
を果し、バッファメモリ２７はディスクアダプタのバッ
ファメモリＭＴＤ1と同一の役割を果す。データがメモ
リＣＦＤ1にいったん書き込まれると、バックアップデ
ィスクメモリＭＳＤ1は遮蔽時間で更新され、メモリＣ
ＦＤ1に書き込まれたブロックと同一のデータブロック
を受け取り、これらのデータはホストバッファＭＴＨ1
に由来する。
【図面の簡単な説明】
【図１】本発明の周辺サブシステムのハードウェアアー
キテクチャの最も単純な形態である第１の実施態様の説
明図である。
【図２】本発明の周辺サブシステムのハードウェアアー
キテクチャの最も複雑な形態である第２実施態様の説明
図である。
【図３】ホストアダプタ及びメモリアダプタのハードウ
ェア構造の詳細図である。
【図４】本発明の周辺サブシステムの２つのコントロー
ルユニットの一方のセントラルプロセッサ、キャッシュ
メモリ及びソリッドステートディスクユニットのハード
ウェア構造の詳細図である。
【図５】本発明の周辺サブシステムのコントロールユニ
ットを構成するハードウェアエレメントの各々にマイク
ロソフトウェアアーキテクチャの種々の機能サブアセン
ブリをどのように搭載するかを示す説明図である。
【図６】ホストアダプタ及びメモリアダプタに固有のマ
イクロソフトウェアアーキテクチャの機能サブアセンブ
リが夫々どのように構成されるかを示す構成図である。
【図７Ａ】キャッシュメモリとマスメモリのディスクメ
モリの１つとの両方でデータブロックの読み取りオペレ
ーションを実行できるように、ホストアダプタとディス
クメモリアダプタとの間、及びこれらのアダプタとキャ
ッシュメモリとの間の対話を説明するフローチャートで
ある。
【図７Ｂ】キャッシュメモリとマスメモリのディスクメ
モリの１つとの両方でデータブロックの読み取りオペレ
ーションを実行できるように、ホストアダプタとディス
クメモリアダプタとの間、及びこれらのアダプタとキャ
ッシュメモリとの間の対話を説明するフローチャートで
ある。
【図８Ａ】 キャッシュメモリとマスメモリのディスク
メモリとの両方への書き込みオペレーションを実行でき
るように、ホストアダプタとディスクメモリアダプタ間
及びこれらのアダプタとキャッシュメモリとの間の対話
を示すフローチャートである。
【図８Ｂ】 キャッシュメモリとマスメモリのディスク
メモリとの両方への書き込みオペレーションを実行でき
るように、ホストアダプタとディスクメモリアダプタ間
及びこれらのアダプタとキャッシュメモリとの間の対話
を示すフローチャートである。
【符号の説明】
ＰＳＳ1，ＰＳＳ2 周辺マスメモリサブシステム Ｈ1，Ｈ2，Ｈ3，４4 セントラルホスト ＵＣ1，ＵＣ2 コントロールユニット ＢＭＤ1，ＢＭＤ2 マスメモリ ＡＬＩＭ1，ＡＬＩＭ2，ＢＡＴ1，ＢＡＴ2 電源 ＰＲ1−ＰＲ2，ＤＥ1−ＤＥ2，ＣＡ1−ＣＡ2，ＨＡ1−
ＨＡ2，ＤＡ1−ＤＡ2構造エレメント Ｂ1，Ｂ2 バス ＡＭＬ マイクロソフトウェアアーキテクチャ Ｂ，Ｈ，Ｄ，Ｃ，Ｓ 機能マイクロソフトウェアサブア
センブリ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−243560（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ディスクメモリ、ソリッドステートディ
    スク及びキャッシュメモリを含む様々のタイプの複数の
    マスメモリユニット用の２つの重複するコントロールユ
    ニット（ＵＣ１，ＵＣ２）を有する少とも１つのセント
    ラルホスト（Ｈ１，Ｈ２，Ｈ３，Ｈ４）を備えた情報処
    理システムに属する周辺マスメモリサブシステム（ＰＳ
    Ｓ１，ＰＳＳ２）であって、各マスメモリユニットが前
    記少とも１つのセントラルホストから送られるデータを
    記憶する手段を有しており、前記コントロールユニット
    が２つのパラレル型バス（Ｂ１，Ｂ２）を有しており、
    該コントロールユニットのそれぞれが以下の構造エレメ
    ント、即ち、前記少とも１つのセントラルホスト及び前
    記バスの少とも一方に接続された少とも１つのホストア
    ダプタ（ＨＡ１，ＨＡ２，ＨＡ３，ＨＡ４）と、前記バ
    スに接続されたセントラルプロセッサ（ＰＲ１，Ｐ
    Ｒ２）と、前記バスの少とも一方及びそれぞれのディス
    クメモリバンクに接続されており、両方のコントロール
    ユニットからアクセス可能な少とも１つのディスクメモ
    リアダプタと、前記バスに接続された少ととも１つのソ
    リッドステートディスクと、前記バスに接続された少と
    も１つのキャッシュメモリと、独立の電源（ＡＬＩ
    Ｍ１，ＡＬＩＭ２，ＢＡＴ１，ＢＡＴ２）とを有してお
    り、前記構造エレメントのそれぞれが、ソフトウェアサ
    ブアセンブリ（Ｈ，Ｄ，Ｐ，Ｃ，Ｓ）に関連したハード
    ウェア構造を有しており、該ハードウェア構造が、前記
    バスの少とも一方に接続された少とも１つの接続インタ
    フェース及び対応エレメントの制御処理手段を有する第
    １の部分と、前記構造エレメントのそれぞれに固有の第
    ２の部分とを有しており、各構造エレメントの前記第１
    の部分が他の構造エレメントの第１の部分と同一であ
    り、前記ソフトウェアサブアセンブリが各構造エレメン
    トに固有なものであって前記処理手段により処理され、
    各ソフトウェアサブアセンブリが、それぞれが特有の機
    能を有する複数のモジュール（Ｍ０，…，Ｍ１８）から
    なり、該モジュールの少ともいくつかが前記ソフトウェ
    アサブアセンブリの間で同一であることを特徴とする周
    辺マスメモリサブシステム。
  2. 【請求項２】 前記ホストアダプタ及びディスクメモリ
    アダプタのそれぞれが、ドーターボード（ＣＦＨ１−Ｃ
    ＦＤ１）に関連したマザーボード（ＣＭＨ１，ＣＭ
    Ｄ１）を有しており、各マザーボードが構造的に互に同
    一であって以下の第１の処理手段、即ち、 （ａ）前記ディスクメモリに書込まれるまたは該ディス
    クメモリから読み取られた前記セントラルホストから送
    られるデータブロックを受取るためのバッファメモリ
    （ＭＴＨ１，ＭＴＤ１）と、 （ｂ）関連するアダプタ（ＭＰＨ１，ＭＰＤ１）を制御
    するためのコントロールマイクロプロセッサと、 （ｃ）対応するアダプタのソフトウェアサブアセンブリ
    のモジュール（Ｈ，Ｄ）の命令及び前記データブロック
    を受取るためのＲＡＭ型メモリ（ＲＡＨ１，ＲＡＤ１）
    と、 （ｄ）対応するアダプタと前記コントロールユニットの
    他の構造エレメントとの相互接続のためのマイクロプロ
    セッサ（ＭＣＨ１，ＭＣＤ１）とを有しており、前記ホ
    ストアダプタ及びディスクメモリアダプタのそれぞれが
    更に前記２つのバスの少とも一方との接続のためのイン
    ターフェースを有しており、前記第１の処理手段及びイ
    ンターフェースが前記コントロールマイクロプロセッサ
    の内部バス（ＢＩ１，ＢＩ２）に接続されている請求項
    １に記載のサブシステム。
  3. 【請求項３】 前記セントラルプロセッサ（ＰＲ１−Ｐ
    Ｒ２）、ソリッドステートディスクユニット（ＤＥ１，
    ＤＥ２）及びキャッシュメモリのそれぞれが、ドーター
    ボードに接続されているかまたは接続されていない少と
    も１つのマザーボードを有しており、各マザーボードの
    ハードウェアは互に同一であり、該マザーボードは以下
    の第２の処理手段、即ち、前記２つのバス（Ｂ１，
    Ｂ２）を介してのサブアセンブリの他の構造エレメント
    との間の相互接続のための２つのマイクロコントローラ
    （３−４，１３−１４，２３，２４）と、対応の構造エ
    レメントのコマンド用のコマンドマイクロプロセッサ
    （６，１６，２６）と、バッファメモリ（７，１７，２
    ７）と、対応の構造エレメントのそれぞれのサブアセン
    ブリ（Ｐ，Ｓ，Ｃ）のモジュール及び前記コマンドマイ
    クロプロセツサにより処理すべきデータを格納するため
    のＲＡＭ型メモリ（８，１８，２８）とを有しており、
    前記セントラルプロセッサ、ソリッドステートディスク
    ユニット、及びキャッシュメモリのそれぞれが更に前記
    ２つのバス（Ｂ１，Ｂ２）との間の通信用のインターフ
    ェース（１−２，１１−１２，２１−２２）を有してお
    り、前記第２の処理手段及び２つのインターフェースが
    前記コマンドマイクロプロセッサの内部バス（５，１
    ５，２５）に接続されている請求項１に記載のサブシス
    テム。
  4. 【請求項４】 前記ホストアダプタ（ＨＡ１）に固有の
    前記ソフトウェアサブアセンブリ（Ｈ）が、以下の異っ
    たモジュール、即ち、前記ホストアダブタ（ＨＡ１）の
    オペレーティングシステムに関連しており、前記ソフト
    ウェアサブアセンブリ（Ｈ）を構成する様々なモジュー
    ル間のリンクを組織すべく動作するモジュールＭ０と、
    前記ホストアダプタが接続されている前記パラレル型バ
    ス（Ｂ１，Ｂ２）を介しての前記ホストアダプタ及び他
    の構造エレメントへの情報の転送を管理するモジュール
    Ｍ１と、ホストインターフェース（ＩＨ１）を管理する
    モジュールＭ２と、前記ホストアダプタ（ＨＡ１）のＲ
    ＡＭ型メモリ（ＲＡＨ１）に格納されているコマンドの
    集りを管理するモジュールＭ３と、前記セントラルホス
    ト（Ｈ１）を介して前記コントロールユニット（Ｕ
    Ｃ１，ＵＣ２）に向けられたコマンドを実行するための
    モジュールＭ４と、前記ホストアダプタ内（ＨＡ１）で
    エラーが検出された時に再起動及びエラー処理を行うた
    めのモジュールＭ６と、前記ホストアダプタ（ＨＡ１）
    の前記バッファメモリ（ＭＰＨ１）を管理するためのモ
    ジュールＭ１０とを有する請求項２に記載のサブシステ
    ム。
  5. 【請求項５】 前記ディスクメモリアダプタ（ＤＡ１）
    に固有の前記ソフトウェアサブアセンブリ（Ｄ）が、以
    下の異ったモジュール、即ち、前記ホストアダプタ（Ｈ
    Ａ１）のオペレーティングシステムに関連しており、前
    記ソフトウェアサブアセンブリ（Ｈ）を構成する様々な
    モジュール間のリンクを組織すべく動作するモジュール
    Ｍ０と、前記ホストアダプタが接続されている前記パラ
    レル型バス（Ｂ１，Ｂ２）を介しての前記ホストアダプ
    タ及び他の構造エレメントへの情報の転送を管理するモ
    ジュールＭ１と、前記ホストアダプタ（ＨＡ１）のＲＡ
    Ｍ型メモリ（ＲＡＨ１）に格納されているコマンドの集
    りを管理するモジュールＭ３と、前記ホストアダプタ
    （ＨＡ１）内でエラーが検出された時に再起動及びエラ
    ー処理を行うためのモジュールＭ６と、前記ホストアダ
    プタ（ＨＡ１）の前記バッファメモリ（ＭＰＨ１）を管
    理するためのモジュールＭ１０と、前記セントラルホス
    トの前記ディスクメモリ（ＢＭＤ１）へのコマンドを翻
    訳するためのモジュールＭ９とを有する請求項２に記載
    のサブシステム。
  6. 【請求項６】 前記ソリッドステートディスクユニット
    のソフトウェアサブアセンブリ（Ｓ）が以下のモジュー
    ル、即ち、前記ホストアダプタ（ＨＡ１）のオペレーテ
    ィングシステムに関連しており、前記ソフトウェアサブ
    アセンリ（Ｈ）を構成する様々なモジュール間のリンク
    を組織すべく動作するモジュールＭ０と、前記ホストア
    ダプタが接続されている前記パラレル型バス（Ｂ１，Ｂ
    ２）を介しての前記ホストアダプタ及び他の構造エレメ
    ントに従う情報の転送を管理するモジュールＭ１と、前
    記ホストアダプタ（ＨＡ１）のＲＡＭ型メモリ（ＲＡＨ
    １）に格納されているコマンドの集りを管理するモジュ
    ールＭ３と、前記ホストアダプタ（ＨＡ１）内でエラー
    が検出された時に再起動及びエラー処理を行うためのモ
    ジュールＭ６と、前記ホストアダプタ（ＨＡ１）の前記
    バッファメモリ（ＭＰＨ１）を管理するためのモジュー
    ルＭ１０と、対応のソリッドステートディスクユニット
    からのコマンドを翻訳するためのモジュールＭ９とを有
    する請求項３に記載のサブシステム。
  7. 【請求項７】 前記キャッシュメモリ（ＣＡ１，Ｃ
    Ａ２）のソフトウェアサブアセンブリ（Ｃ）が以下のモ
    ジュール、即ち、前記ホストアダプタ（ＨＡ１）のオペ
    レーティングシステムに関連しており、前記サブアセン
    ブリ（Ｈ）を構成する様々なモジュール間のリンクを組
    織すべく動作するモジュールＭ０と、前記ホストアダプ
    タが接続されている前記パラレル型バス（Ｂ１，Ｂ２）
    を介しての前記ホストアダプタ及び他の構造エレメント
    に従う情報の転送を管理するためのモジュールＭ１と、
    前記キャッシュメモリ（ＣＡ１，ＣＡ２）のテーブルを
    管理するためのモジュールＭ１１とを有する請求項３に
    記載のサブシステム。
  8. 【請求項８】 前記セントラルプロセッサ（ＰＲ１，Ｐ
    Ｒ２）のソフトウェアサブアセンブリ（Ｐ）が以下のモ
    ジュール、即ち、前記ホストアダプタ（ＨＡ１）のオペ
    レーティングシステムに関連しており前記サブアセンブ
    リ（Ｈ）を構成する様々なモジュール間のリンクを組織
    すべく動作するモジュールＭ０と、前記ホストアダプタ
    が接続されている前記パラレル型バス（Ｂ１，Ｂ２）を
    介しての前記ホストアダプタ及び他の構造エレメントに
    従う情報の転送を管理するためのモジュールＭ１と、対
    応のコントロールユニット（ＵＣ１，ＵＣ２）を初期化
    するためのモジュールＭ１２と、前記構造エレメントの
    １つが使用不能の時にユニット間の情報の交換を設定す
    るように特に構成された前記２つのコントロールユニッ
    ト間の通信のためのモジュールＭ１３と、前記セントラ
    ルプロセッサにより命令されたコントロールユニットの
    電源（ＡＬＩＭ１，ＡＬＩＭ２）を管理するためのモジ
    ュールＭ１４と、電源が喪失している間、前記セントラ
    ルプロセッサにより命令されるコントロールユニット内
    の情報を回収するモジュールＭ１６と、電源喪失が発生
    した後で対応のソリッドステートディスクユニット内の
    書込み又は読み取り動作を再起動し、電源が喪失してい
    る間、前記モジュールＭ１６から情報を回収するための
    モジュールＭ１７と、バックアップディスクメモリ（Ｍ
    ＳＤ１）と前記セントラルプロセッサ（ＰＲ１）との間
    のインターフェースを管理するモジュールＭ１８と有し
    ており、該バックアップディスクメモリが前記セントラ
    ルプロセッサ及び前記ソリッドステートディスクユニッ
    ト（ＤＥ１）に接続されている請求項３に記載のサブシ
    ステム。
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