JPH0590953A - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPH0590953A JPH0590953A JP3252362A JP25236291A JPH0590953A JP H0590953 A JPH0590953 A JP H0590953A JP 3252362 A JP3252362 A JP 3252362A JP 25236291 A JP25236291 A JP 25236291A JP H0590953 A JPH0590953 A JP H0590953A
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- JP
- Japan
- Prior art keywords
- circuit
- flip
- input
- ffl1
- flop
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】本発明はプリスケーラの分周数を変更するモー
ド切替え信号を同プリスケーラに出力するモジュラス回
路の動作速度を向上させ、かつ消費電力を低減すること
を目的とする。 【構成】多数段のフリップフロップ回路ＦＦＬ１〜ＦＦ
Ｌｎを直列に接続し、初段のフリップフロップ回路ＦＦ
Ｌ１に入力された入力信号ｆｐを各フリップフロップ回
路ＦＦＬ１〜ＦＦＬｎで順次分周して出力する分周回路
の前記初段のフリップフロップ回路ＦＦＬ１の出力信号
ＦＯ１を反転させてＮＡＮＤ回路７の一方の入力端子に
入力し、初段以外のフリップフロップ回路ＦＦＬ２〜Ｆ
ＦＬｎの出力信号ＦＯ２〜ＦＯｎをＯＲ回路６に入力
し、前記ＯＲ回路６の出力信号を反転させて前記ＮＡＮ
Ｄ回路７の他方の入力端子に入力して構成する。
ド切替え信号を同プリスケーラに出力するモジュラス回
路の動作速度を向上させ、かつ消費電力を低減すること
を目的とする。 【構成】多数段のフリップフロップ回路ＦＦＬ１〜ＦＦ
Ｌｎを直列に接続し、初段のフリップフロップ回路ＦＦ
Ｌ１に入力された入力信号ｆｐを各フリップフロップ回
路ＦＦＬ１〜ＦＦＬｎで順次分周して出力する分周回路
の前記初段のフリップフロップ回路ＦＦＬ１の出力信号
ＦＯ１を反転させてＮＡＮＤ回路７の一方の入力端子に
入力し、初段以外のフリップフロップ回路ＦＦＬ２〜Ｆ
ＦＬｎの出力信号ＦＯ２〜ＦＯｎをＯＲ回路６に入力
し、前記ＯＲ回路６の出力信号を反転させて前記ＮＡＮ
Ｄ回路７の他方の入力端子に入力して構成する。
Description
【０００１】
【産業上の利用分野】この発明はＰＬＬシンセサイザ回
路等を構成するプリスケーラに関するものである。
路等を構成するプリスケーラに関するものである。
【０００２】ＰＬＬシンセサイザ回路に内蔵されるプリ
スケーラは分周数を切替え可能としたパルス・スワロー
型で構成されている。このようなプリスケーラでは分周
数を切り換えるためのモード切替え信号を生成するため
のモジュラス部の動作の高速化及び低消費電力化が要請
されている。
スケーラは分周数を切替え可能としたパルス・スワロー
型で構成されている。このようなプリスケーラでは分周
数を切り換えるためのモード切替え信号を生成するため
のモジュラス部の動作の高速化及び低消費電力化が要請
されている。
【０００３】
【従来の技術】ＰＬＬシンセサイザ回路で使用される従
来のプリスケーラを図４に従って説明すると、フリップ
フロップ回路ＦＦ１〜ＦＦ３で構成される直接帰還型プ
リスケーラ１には入力クロック信号ｆｃが入力バッファ
回路２を介して入力され、その入力クロック信号ｆｃを
分周してカウンタ回路から出力する。また、フリップフ
ロップ回路ＦＦ３に入力されるモード切替え信号Ｍに基
づいて例えば分周数を１増加するように動作する。
来のプリスケーラを図４に従って説明すると、フリップ
フロップ回路ＦＦ１〜ＦＦ３で構成される直接帰還型プ
リスケーラ１には入力クロック信号ｆｃが入力バッファ
回路２を介して入力され、その入力クロック信号ｆｃを
分周してカウンタ回路から出力する。また、フリップフ
ロップ回路ＦＦ３に入力されるモード切替え信号Ｍに基
づいて例えば分周数を１増加するように動作する。
【０００４】直接帰還型プリスケーラ１の出力信号ｆｐ
は多数段のフリップフロップ回路ＦＦＬ１〜ＦＦＬｎが
直列に接続されたカウンタ回路３に出力され、同カウン
タ回路３は前記出力信号ｆｐをフリップフロップ回路Ｆ
ＦＬ１〜ＦＦＬｎの段数に応じて分周して出力信号ＦＯ
１〜ＦＯｎとして出力する。
は多数段のフリップフロップ回路ＦＦＬ１〜ＦＦＬｎが
直列に接続されたカウンタ回路３に出力され、同カウン
タ回路３は前記出力信号ｆｐをフリップフロップ回路Ｆ
ＦＬ１〜ＦＦＬｎの段数に応じて分周して出力信号ＦＯ
１〜ＦＯｎとして出力する。
【０００５】前記カウンタ回路３の各出力信号ＦＯ１〜
ＦＯｎはモジュラス回路４を構成するＯＲ回路に入力さ
れ、そのＯＲ回路の出力信号が前記モード切替え信号Ｍ
としてフリップフロップ回路ＦＦ３に入力される。
ＦＯｎはモジュラス回路４を構成するＯＲ回路に入力さ
れ、そのＯＲ回路の出力信号が前記モード切替え信号Ｍ
としてフリップフロップ回路ＦＦ３に入力される。
【０００６】そのモジュラス回路４を構成するＯＲ回路
の一例を例えば６入力ＯＲ回路として図５に従って説明
すると、ＥＣＬ回路を構成するＮＰＮバイポーラトラン
ジスタＴr1〜Ｔr7は各エミッタが活性化トランジスタＴ
r8及び抵抗Ｒ１を介して低電位側電源Ｖssに接続されて
いる。トランジスタＴr1のコレクタは出力端子Ｔoutに
接続されるとともに、抵抗Ｒ２を介して高電位側電源Ｖ
ccに接続され、ベースには基準電圧信号Ｖref1が入力さ
れている。
の一例を例えば６入力ＯＲ回路として図５に従って説明
すると、ＥＣＬ回路を構成するＮＰＮバイポーラトラン
ジスタＴr1〜Ｔr7は各エミッタが活性化トランジスタＴ
r8及び抵抗Ｒ１を介して低電位側電源Ｖssに接続されて
いる。トランジスタＴr1のコレクタは出力端子Ｔoutに
接続されるとともに、抵抗Ｒ２を介して高電位側電源Ｖ
ccに接続され、ベースには基準電圧信号Ｖref1が入力さ
れている。
【０００７】トランジスタＴr2〜Ｔr7のコレクタは抵抗
Ｒ３を介して電源Ｖccに接続され、ベースは前記フリッ
プフロップ回路ＦＦＬ１〜ＦＦＬ６の出力信号ＦＯ１〜
ＦＯ６が入力される。このような構成により、出力信号
ＦＯ１〜ＦＯ６の少なくともいずれか一つがＨレベルと
なると出力信号ＯＵＴはＨレベルとなり、出力信号ＦＯ
１〜ＦＯ６がすべてＬレベルとなると、出力信号ＯＵＴ
はＬレベルとなる。
Ｒ３を介して電源Ｖccに接続され、ベースは前記フリッ
プフロップ回路ＦＦＬ１〜ＦＦＬ６の出力信号ＦＯ１〜
ＦＯ６が入力される。このような構成により、出力信号
ＦＯ１〜ＦＯ６の少なくともいずれか一つがＨレベルと
なると出力信号ＯＵＴはＨレベルとなり、出力信号ＦＯ
１〜ＦＯ６がすべてＬレベルとなると、出力信号ＯＵＴ
はＬレベルとなる。
【０００８】そして、出力信号ＯＵＴがＨレベルとなる
と、前記プリスケーラ１は入力クロック信号ｆｃを１／
４分周し、出力信号ＯＵＴがＬレベルとなると前記プリ
スケーラ１は入力クロック信号ｆｃを１／５分周するよ
うに動作する。
と、前記プリスケーラ１は入力クロック信号ｆｃを１／
４分周し、出力信号ＯＵＴがＬレベルとなると前記プリ
スケーラ１は入力クロック信号ｆｃを１／５分周するよ
うに動作する。
【０００９】
【発明が解決しようとする課題】上記のようなモジュラ
ス回路４ではフリップフロップ回路ＦＦＬ１〜ＦＦＬ６
の出力信号ＦＯ１〜ＦＯ６を入力するトランジスタＴr2
〜Ｔr7が並列に接続されているため、各トランジスタＴ
r2〜Ｔr7のコレクタ・ベース間に寄生する容量が増大す
る。この結果、トランジスタＴr1〜Ｔr7のオン・オフ動
作時において過渡状態にある時間が長くなって動作速度
が低下するとともに各トランジスタＴr1〜Ｔr7に流れる
消費電流が増大する。
ス回路４ではフリップフロップ回路ＦＦＬ１〜ＦＦＬ６
の出力信号ＦＯ１〜ＦＯ６を入力するトランジスタＴr2
〜Ｔr7が並列に接続されているため、各トランジスタＴ
r2〜Ｔr7のコレクタ・ベース間に寄生する容量が増大す
る。この結果、トランジスタＴr1〜Ｔr7のオン・オフ動
作時において過渡状態にある時間が長くなって動作速度
が低下するとともに各トランジスタＴr1〜Ｔr7に流れる
消費電流が増大する。
【００１０】一方、プリスケーラ１が使用されるＰＬＬ
シンセサイザ回路では低消費電力化も要請されているた
め、前記フリップフロップ回路ＦＦＬ１〜ＦＦＬ６も低
消費電力型で負荷駆動能力も必要最小限となっている。
このため、フリップフロップ回路ＦＦＬ１〜ＦＦＬ６の
出力信号ＦＯ１〜ＦＯ６に対するモジュラス回路の動作
速度が低下し、特にもっとも周波数の高い出力信号ＦＯ
１に対する動作速度が低下する。また、フリップフロッ
プ回路ＦＦＬ１〜ＦＦＬ６の負荷駆動能力を向上させる
と消費電力が増大するという問題点がある。
シンセサイザ回路では低消費電力化も要請されているた
め、前記フリップフロップ回路ＦＦＬ１〜ＦＦＬ６も低
消費電力型で負荷駆動能力も必要最小限となっている。
このため、フリップフロップ回路ＦＦＬ１〜ＦＦＬ６の
出力信号ＦＯ１〜ＦＯ６に対するモジュラス回路の動作
速度が低下し、特にもっとも周波数の高い出力信号ＦＯ
１に対する動作速度が低下する。また、フリップフロッ
プ回路ＦＦＬ１〜ＦＦＬ６の負荷駆動能力を向上させる
と消費電力が増大するという問題点がある。
【００１１】この発明の目的は、プリスケーラの分周数
を変更するモード切替え信号を同プリスケーラに出力す
るモジュラス回路の動作速度を向上させ、かつ消費電力
を低減することにある。
を変更するモード切替え信号を同プリスケーラに出力す
るモジュラス回路の動作速度を向上させ、かつ消費電力
を低減することにある。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、多数段のフリップフロップ回路Ｆ
ＦＬ１〜ＦＦＬｎを直列に接続し、初段のフリップフロ
ップ回路ＦＦＬＩに入力された入力信号ｆｐを各フリッ
プフロップ回路ＦＦＬ１〜ＦＦＬｎで順次分周して出力
する分周回路の前記初段のフリップフロップ回路ＦＦＬ
１の出力信号ＦＯ１を反転させてＮＡＮＤ回路７の一方
の入力端子に入力し、初段以外のフリップフロップ回路
ＦＦＬ２〜ＦＦＬｎの出力信号ＦＯ２〜ＦＯｎをＯＲ回
路６に入力し、前記ＯＲ回路６の出力信号を反転させて
前記ＮＡＮＤ回路７の他方の入力端子に入力した。
図である。すなわち、多数段のフリップフロップ回路Ｆ
ＦＬ１〜ＦＦＬｎを直列に接続し、初段のフリップフロ
ップ回路ＦＦＬＩに入力された入力信号ｆｐを各フリッ
プフロップ回路ＦＦＬ１〜ＦＦＬｎで順次分周して出力
する分周回路の前記初段のフリップフロップ回路ＦＦＬ
１の出力信号ＦＯ１を反転させてＮＡＮＤ回路７の一方
の入力端子に入力し、初段以外のフリップフロップ回路
ＦＦＬ２〜ＦＦＬｎの出力信号ＦＯ２〜ＦＯｎをＯＲ回
路６に入力し、前記ＯＲ回路６の出力信号を反転させて
前記ＮＡＮＤ回路７の他方の入力端子に入力した。
【００１３】また、図３に示すように前記ＯＲ回路６及
びＮＡＮＤ回路７はバイポーラトランジスタによるＥＣ
Ｌ回路で構成した。
びＮＡＮＤ回路７はバイポーラトランジスタによるＥＣ
Ｌ回路で構成した。
【００１４】
【作用】フリップフロップ回路ＦＦＬ１〜ＦＦＬｎの出
力信号ＦＯ１〜ＦＯｎのＯＲ論理出力がＮＡＮＤ回路５
から出力され、初段のフリップフロップ回路ＦＦＬ１の
出力信号ＦＯ１はＯＲ回路６の入力寄生容量に影響され
ることなくＮＡＮＤ回路５に入力されるため、同出力信
号ＦＯ１によりＮＡＮＤ回路５が動作して同ＮＡＮＤ回
路５から高速でＯＲ論理が出力される。
力信号ＦＯ１〜ＦＯｎのＯＲ論理出力がＮＡＮＤ回路５
から出力され、初段のフリップフロップ回路ＦＦＬ１の
出力信号ＦＯ１はＯＲ回路６の入力寄生容量に影響され
ることなくＮＡＮＤ回路５に入力されるため、同出力信
号ＦＯ１によりＮＡＮＤ回路５が動作して同ＮＡＮＤ回
路５から高速でＯＲ論理が出力される。
【００１５】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付して説明する。
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付して説明する。
【００１６】図２に示すように、この実施例はモジュラ
ス回路５を除いて前記従来例と同一構成となっている。
すなわち、モジュラス回路５はＯＲ回路６とＮＡＮＤ回
路７とから構成され、モジュラス回路５に入力される各
フリップフロップ回路ＦＦＬ１〜ＦＦＬ６の出力信号Ｆ
Ｏ１〜ＦＯ６のうち初段のフリップフロップ回路ＦＦＬ
１の出力信号ＦＯ１はＮＡＮＤ回路７の一方の入力端子
に反転されて入力され、その他の出力信号ＦＯ２〜ＦＯ
６はＯＲ回路６に入力されている。そして、ＯＲ回路６
の出力信号が前記ＮＡＮＤ回路７の他方の入力端子に反
転されて入力され、同ＮＡＮＤ回路７の出力信号がモー
ド切替え信号Ｍとしてプリスケーラのフリップフロップ
回路ＦＦ３に入力される。
ス回路５を除いて前記従来例と同一構成となっている。
すなわち、モジュラス回路５はＯＲ回路６とＮＡＮＤ回
路７とから構成され、モジュラス回路５に入力される各
フリップフロップ回路ＦＦＬ１〜ＦＦＬ６の出力信号Ｆ
Ｏ１〜ＦＯ６のうち初段のフリップフロップ回路ＦＦＬ
１の出力信号ＦＯ１はＮＡＮＤ回路７の一方の入力端子
に反転されて入力され、その他の出力信号ＦＯ２〜ＦＯ
６はＯＲ回路６に入力されている。そして、ＯＲ回路６
の出力信号が前記ＮＡＮＤ回路７の他方の入力端子に反
転されて入力され、同ＮＡＮＤ回路７の出力信号がモー
ド切替え信号Ｍとしてプリスケーラのフリップフロップ
回路ＦＦ３に入力される。
【００１７】前記モジュラス回路５を構成するＯＲ回路
６とＮＡＮＤ回路７の具体的構成を図３に従って説明す
ると、トランジスタＴr1〜Ｔr7のベースには基準電圧信
号Ｖref1及び出力信号ＦＯ１〜ＦＯ６が入力されてい
る。そして、トランジスタＴr1，Ｔr2でＥＣＬ回路が構
成されてエミッタがトランジスタＴr9のコレクタに接続
され、トランジスタＴr9のベースには基準電圧信号Ｖre
f2が入力されている。
６とＮＡＮＤ回路７の具体的構成を図３に従って説明す
ると、トランジスタＴr1〜Ｔr7のベースには基準電圧信
号Ｖref1及び出力信号ＦＯ１〜ＦＯ６が入力されてい
る。そして、トランジスタＴr1，Ｔr2でＥＣＬ回路が構
成されてエミッタがトランジスタＴr9のコレクタに接続
され、トランジスタＴr9のベースには基準電圧信号Ｖre
f2が入力されている。
【００１８】トランジスタＴr9とでＥＣＬ回路を構成す
るトランジスタＴr10 のコレクタはトランジスタＴr2の
コレクタに接続され、ベースは前記トランジスタＴr3〜
Ｔr7のエミッタに接続されるとともに活性化トランジス
タＴr12 及び抵抗Ｒ５を介して電源Ｖssに接続されてい
る。前記トランジスタＴr9，Ｔr10 のエミッタは活性化
トランジスタＴr11 及び抵抗Ｒ４を介して電源Ｖssに接
続されている。また、前記トランジスタＴr3〜Ｔr7のコ
レクタは電源Ｖccに接続されている。
るトランジスタＴr10 のコレクタはトランジスタＴr2の
コレクタに接続され、ベースは前記トランジスタＴr3〜
Ｔr7のエミッタに接続されるとともに活性化トランジス
タＴr12 及び抵抗Ｒ５を介して電源Ｖssに接続されてい
る。前記トランジスタＴr9，Ｔr10 のエミッタは活性化
トランジスタＴr11 及び抵抗Ｒ４を介して電源Ｖssに接
続されている。また、前記トランジスタＴr3〜Ｔr7のコ
レクタは電源Ｖccに接続されている。
【００１９】さて、上記のように構成されたモジュラス
回路５では活性化トランジスタＴr11 ，Ｔr12 をオンさ
せた状態で、トランジスタＴr2のベースに入力される入
力信号ＦＯ１がＨレベルとなるとトランジスタＴr2がオ
ンされて出力信号ＯＵＴがＨレベルとなる。
回路５では活性化トランジスタＴr11 ，Ｔr12 をオンさ
せた状態で、トランジスタＴr2のベースに入力される入
力信号ＦＯ１がＨレベルとなるとトランジスタＴr2がオ
ンされて出力信号ＯＵＴがＨレベルとなる。
【００２０】また、トランジスタＴr3〜Ｔr7のベースに
入力される入力信号ＦＯ２〜ＦＯ６の少なくともいずれ
か一つがＨレベルとなると、トランジスタＴr10 がオン
されることによりトランジスタＴr1，Ｔr9がオフされて
出力信号ＯＵＴがＨレベルとなる。
入力される入力信号ＦＯ２〜ＦＯ６の少なくともいずれ
か一つがＨレベルとなると、トランジスタＴr10 がオン
されることによりトランジスタＴr1，Ｔr9がオフされて
出力信号ＯＵＴがＨレベルとなる。
【００２１】一方、入力信号ＦＯ１〜ＦＯ６がすべてＬ
レベルとなると、トランジスタＴr1，Ｔr9がオンされて
出力信号ＯＵＴがＬレベルとなる。以上のようにこのモ
ジュラス回路５では入力信号ＦＯ１〜ＦＯ６の少なくと
もいずれか一つがＨレベルとなると出力信号がＨレベル
となり、入力信号ＦＯ１〜ＦＯ６がすべてＬレベルとな
ると出力信号ＯＵＴがＬレベルとなって前記従来例と同
様な論理で動作する。そして、もっとも周波数の高い入
力信号ＦＯ１は他の入力信号ＦＯ２〜ＦＯ６が入力され
るトランジスタＴr3〜Ｔr7と並列に接続されることなく
別個のＥＣＬ回路を構成するトランジスタＴr2のベース
に入力されているため、トランジスタＴr3〜Ｔr7のコレ
クタ・ベース間に寄生する容量に関わらず入力信号ＦＯ
１でトランジスタＴr2が高速に動作する。
レベルとなると、トランジスタＴr1，Ｔr9がオンされて
出力信号ＯＵＴがＬレベルとなる。以上のようにこのモ
ジュラス回路５では入力信号ＦＯ１〜ＦＯ６の少なくと
もいずれか一つがＨレベルとなると出力信号がＨレベル
となり、入力信号ＦＯ１〜ＦＯ６がすべてＬレベルとな
ると出力信号ＯＵＴがＬレベルとなって前記従来例と同
様な論理で動作する。そして、もっとも周波数の高い入
力信号ＦＯ１は他の入力信号ＦＯ２〜ＦＯ６が入力され
るトランジスタＴr3〜Ｔr7と並列に接続されることなく
別個のＥＣＬ回路を構成するトランジスタＴr2のベース
に入力されているため、トランジスタＴr3〜Ｔr7のコレ
クタ・ベース間に寄生する容量に関わらず入力信号ＦＯ
１でトランジスタＴr2が高速に動作する。
【００２２】従って、このモジュラス回路５の動作が高
速化され、特に入力信号ＦＯ１〜ＦＯ６がすべてＬレベ
ルとなったとき出力信号ＯＵＴの立ち下がりが急峻とな
ってプリスケーラ１の分周数の切替えが高速化される。
速化され、特に入力信号ＦＯ１〜ＦＯ６がすべてＬレベ
ルとなったとき出力信号ＯＵＴの立ち下がりが急峻とな
ってプリスケーラ１の分周数の切替えが高速化される。
【００２３】また、動作速度が高速化されることにより
入力信号ＦＯ１〜ＦＯ６の切り換わり時において各トラ
ンジスタＴr1〜Ｔr7が過渡状態にある時間が短縮されて
各トランジスタＴr1〜Ｔr7に流れる消費電流が低減さ
れ、特にトランジスタＴr1，Ｔr2からトランジスタＴr
9，Ｔr11 に流れる消費電流が低減される。
入力信号ＦＯ１〜ＦＯ６の切り換わり時において各トラ
ンジスタＴr1〜Ｔr7が過渡状態にある時間が短縮されて
各トランジスタＴr1〜Ｔr7に流れる消費電流が低減さ
れ、特にトランジスタＴr1，Ｔr2からトランジスタＴr
9，Ｔr11 に流れる消費電流が低減される。
【００２４】
【発明の効果】以上詳述したように、この発明はプリス
ケーラの分周数を変更するモード切替え信号を同プリス
ケーラに出力するモジュラス回路の動作速度を向上さ
せ、かつ消費電力を低減することができる優れた効果を
発揮する。
ケーラの分周数を変更するモード切替え信号を同プリス
ケーラに出力するモジュラス回路の動作速度を向上さ
せ、かつ消費電力を低減することができる優れた効果を
発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例のプリスケーラを示すブロッ
ク図である。
ク図である。
【図３】一実施例のモジュラス回路を示す回路図であ
る。
る。
【図４】従来例のプリスケーラを示すブロック図であ
る。
る。
【図５】従来例のモジュラス回路を示す回路図である。
６ ＯＲ回路 ７ ＮＡＮＤ回路 ＦＦＬ１〜ＦＦＬｎ フリップフロップ回路 ＦＯ１〜ＦＯｎ 出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 功二 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴイエルエスアイ株式会社内
Claims (2)
- 【請求項１】 多数段のフリップフロップ回路（ＦＦＬ
１〜ＦＦＬｎ）を直列に接続し、初段のフリップフロッ
プ回路（ＦＦＬ１）に入力された入力信号（ｆｐ）を各
フリップフロップ回路（ＦＦＬ１〜ＦＦＬｎ）で順次分
周して出力する分周回路の前記初段のフリップフロップ
回路（ＦＦＬ１）の出力信号を反転させてＮＡＮＤ回路
（７）の一方の入力端子に入力し、初段以外のフリップ
フロップ回路（ＦＦＬ２〜ＦＦＬｎ）の出力信号をＯＲ
回路（６）に入力し、前記ＯＲ回路（６）の出力信号を
反転させて前記ＮＡＮＤ回路（７）の他方の入力端子に
入力したことを特徴とする半導体論理回路。 - 【請求項２】 前記ＯＲ回路（６）及びＮＡＮＤ回路
（７）はバイポーラトランジスタによるＥＣＬ回路で構
成したことを特徴とする請求項１記載の半導体論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252362A JPH0590953A (ja) | 1991-09-30 | 1991-09-30 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252362A JPH0590953A (ja) | 1991-09-30 | 1991-09-30 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590953A true JPH0590953A (ja) | 1993-04-09 |
Family
ID=17236243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252362A Withdrawn JPH0590953A (ja) | 1991-09-30 | 1991-09-30 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067339A (en) * | 1997-09-18 | 2000-05-23 | Siemens Aktiengesellschaft | Frequency divider with lower power consumption |
-
1991
- 1991-09-30 JP JP3252362A patent/JPH0590953A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067339A (en) * | 1997-09-18 | 2000-05-23 | Siemens Aktiengesellschaft | Frequency divider with lower power consumption |
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| A300 | Withdrawal of application because of no request for examination |
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