JPH0584672B2 - - Google Patents
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- JPH0584672B2 JPH0584672B2 JP60225260A JP22526085A JPH0584672B2 JP H0584672 B2 JPH0584672 B2 JP H0584672B2 JP 60225260 A JP60225260 A JP 60225260A JP 22526085 A JP22526085 A JP 22526085A JP H0584672 B2 JPH0584672 B2 JP H0584672B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は容量の製造方法に関し、特にTa2O5，
Nb2O5，TiO2，BaTiO3などの金属酸化物誘電体
層を有する容量の製造方法に関する。
Nb2O5，TiO2，BaTiO3などの金属酸化物誘電体
層を有する容量の製造方法に関する。
ダイナミツクランダム・アクセス・メモリのよ
うな、構成要素として容量を備えた半導体装置の
集積度は年々高くなつている。従来、高集積化は
配線や回路素子のパターンを微細化することで行
われてきた。しかし、このような微細化は信号に
対応した窒積電荷量を少なくすることになり、α
線などの放射線によるメモリの誤動作（ソフトエ
ラー）を防止する上で好しくない。
うな、構成要素として容量を備えた半導体装置の
集積度は年々高くなつている。従来、高集積化は
配線や回路素子のパターンを微細化することで行
われてきた。しかし、このような微細化は信号に
対応した窒積電荷量を少なくすることになり、α
線などの放射線によるメモリの誤動作（ソフトエ
ラー）を防止する上で好しくない。
従来、容量の誘電体層を薄くし、メモリセルの
容量値を大きくすることによりこの問題を解決し
てきた。しかし、誘電体層の薄膜化が進むと、例
えば60ÅのSiO2層に5Vの電圧を印加するとトン
ネル電流が流れるため原理的に絶縁膜として使用
できないという問題がある。
容量値を大きくすることによりこの問題を解決し
てきた。しかし、誘電体層の薄膜化が進むと、例
えば60ÅのSiO2層に5Vの電圧を印加するとトン
ネル電流が流れるため原理的に絶縁膜として使用
できないという問題がある。
そこで、従来、容量の占める面積が小さくかつ
大きい容量値を得るために、誘電体材料として比
誘電率の高いTa2O5，Nb2O5，BaTiO3，TiO2な
どの誘電体層を用いることが試みられている。
大きい容量値を得るために、誘電体材料として比
誘電率の高いTa2O5，Nb2O5，BaTiO3，TiO2な
どの誘電体層を用いることが試みられている。
これらの誘電体層を形成する手段には、例えば
Ta，Ti，Nb，Baなどの金属材料を真空中で蒸
着した後、酸素雰囲気中で熱処理する、あるいは
陽極酸化するなどの手段で酸化することにより、
もしくはTa2O5，TiO2，Nb2O5，BaTiO3などの
物質を真空中でスパツタ蒸着する、あるいは化学
的気相成長法（以下CVD法という）を用いて堆
積するなどの方法がある。
Ta，Ti，Nb，Baなどの金属材料を真空中で蒸
着した後、酸素雰囲気中で熱処理する、あるいは
陽極酸化するなどの手段で酸化することにより、
もしくはTa2O5，TiO2，Nb2O5，BaTiO3などの
物質を真空中でスパツタ蒸着する、あるいは化学
的気相成長法（以下CVD法という）を用いて堆
積するなどの方法がある。
上述した従来の容量の製造方法は、熱処理中に
誘電体層内部で多結晶粒が成長したり、あるいは
誘電体層と容量の電極との間に反応が生じて膜質
が劣化し、ピンホールや電気的絶縁性の悪い部分
が局所的に生じるので、漏れ電流の大きな容量が
得られるという欠点がある。
誘電体層内部で多結晶粒が成長したり、あるいは
誘電体層と容量の電極との間に反応が生じて膜質
が劣化し、ピンホールや電気的絶縁性の悪い部分
が局所的に生じるので、漏れ電流の大きな容量が
得られるという欠点がある。
本発明の目的は、漏れ電流が小さく容量値の大
きな容量が得られる容量の製造方法を提供するこ
とにある。
きな容量が得られる容量の製造方法を提供するこ
とにある。
本発明の容量の製造方法は、金属酸化物を含む
誘電体層上に窒化シリコン層を設けたのち、酸化
性雰囲気中で熱処理を行ない前記窒化シリコン層
の表面に酸化シリコン層を形成する工程を含んで
いる。
誘電体層上に窒化シリコン層を設けたのち、酸化
性雰囲気中で熱処理を行ない前記窒化シリコン層
の表面に酸化シリコン層を形成する工程を含んで
いる。
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図ａ〜ｄは本発明の一実施例を説明するた
めの製造工程順に配列した容量の断面図である。
めの製造工程順に配列した容量の断面図である。
まず、第１図ａに示すように、シリコン基板１
の表面にTaを真空蒸着などの気相成長法を用い
て被着させた後、400〜600℃の熱酸化処理を行う
か、もしくはCVD法、スパツタ法などの手段に
より厚さ100〜800ÅのTa2O5層２を形成する。
の表面にTaを真空蒸着などの気相成長法を用い
て被着させた後、400〜600℃の熱酸化処理を行う
か、もしくはCVD法、スパツタ法などの手段に
より厚さ100〜800ÅのTa2O5層２を形成する。
次に、第１図などの手段により厚さ100〜800Å
のTa2O5層２を形成する。
のTa2O5層２を形成する。
次に、第１図ｂに示すように、Ta2O5層２の表
面にCVD法などの手段で、厚さ100〜200Åの窒
化シリコン層３を形成する。この窒化シリコン３
は、Ta2O5層２と後述の多結晶シリコン電極５と
の反応を防止すると共に、後に行われる酸化工程
で余分の酸素の拡散を防止するために設けるもの
である。続いて、酸素又は水分を含む雰囲気（ス
チーム）中において800〜1000℃の温度で熱処理
を行うと、第１図ｃに示すように、窒化シリコン
層３の表面に薄い酸化シリコン層４が形成され
る。窒化シリコン層３中の酸素の拡散係数が小さ
いため表面にわずかの酸化膜が形成されるのみで
あるが、同時に、窒化シリコン層３およびTa2O5
層２にピンホールや電気的絶縁性が悪い部分が存
在する場合、こらの欠陥部分が熱処理によつて修
復されるほか、これらの欠陥部分を通つて酸素が
シリコン基板１表面に選択的に拡散し酸化膜が形
成される。
面にCVD法などの手段で、厚さ100〜200Åの窒
化シリコン層３を形成する。この窒化シリコン３
は、Ta2O5層２と後述の多結晶シリコン電極５と
の反応を防止すると共に、後に行われる酸化工程
で余分の酸素の拡散を防止するために設けるもの
である。続いて、酸素又は水分を含む雰囲気（ス
チーム）中において800〜1000℃の温度で熱処理
を行うと、第１図ｃに示すように、窒化シリコン
層３の表面に薄い酸化シリコン層４が形成され
る。窒化シリコン層３中の酸素の拡散係数が小さ
いため表面にわずかの酸化膜が形成されるのみで
あるが、同時に、窒化シリコン層３およびTa2O5
層２にピンホールや電気的絶縁性が悪い部分が存
在する場合、こらの欠陥部分が熱処理によつて修
復されるほか、これらの欠陥部分を通つて酸素が
シリコン基板１表面に選択的に拡散し酸化膜が形
成される。
更に、第１図ｄに示すように、酸化シリコン層
４の表面に多結晶シリコン層５を選択的に形成す
ると、シリコン基板１と多結晶シリコン層とを電
極とする容量ができる。
４の表面に多結晶シリコン層５を選択的に形成す
ると、シリコン基板１と多結晶シリコン層とを電
極とする容量ができる。
以上、１をシリコン基板、２をTa2O5層、３を
窒化シリコン層、４を酸化シリコン層、５を多結
晶シリコン層として説明したが、１を多結晶シリ
コンや高融点金属などの電極もしくは他の半導体
基板、２をNb2O5，BaTiO3などの比誘電率の高
い誘電体層、５を高融点金属などの電極もしくは
モリブデンシリサイドやタンタルシリサイドなど
のシリサイド電極用いてもよい。
窒化シリコン層、４を酸化シリコン層、５を多結
晶シリコン層として説明したが、１を多結晶シリ
コンや高融点金属などの電極もしくは他の半導体
基板、２をNb2O5，BaTiO3などの比誘電率の高
い誘電体層、５を高融点金属などの電極もしくは
モリブデンシリサイドやタンタルシリサイドなど
のシリサイド電極用いてもよい。
また、上記説明では、誘電体層２をTa2O5単層
としたが、Ta2O5／SiO2もしくはTa2O5／Si3N4
のように２層としてもよく、この場合、薄い
SiO2層もしくは薄いSi3N4層を設ける手段は任意
であり、これらの好ましい膜厚は30〜100Åであ
る。
としたが、Ta2O5／SiO2もしくはTa2O5／Si3N4
のように２層としてもよく、この場合、薄い
SiO2層もしくは薄いSi3N4層を設ける手段は任意
であり、これらの好ましい膜厚は30〜100Åであ
る。
以上説明したように本発明は、Ta2O5，
Nb2O5，BaTiO3又はTiO2などの比誘電率の高い
誘電体層に窒化シリコン層を積層したのち酸化し
て、窒化シリコン層上に薄い酸化シリコン層を設
けるものであるから、誘電体層のピンホールなど
の欠陥部が修復され漏れ電流が小さくなり、窒化
シリコン層の酸化はごくわずかしか行なわれない
ので容量値の低下は殆んど生じることはなく、従
つて、漏れ電流が小さく容量値の大きな容量が得
られるという効果がある。
Nb2O5，BaTiO3又はTiO2などの比誘電率の高い
誘電体層に窒化シリコン層を積層したのち酸化し
て、窒化シリコン層上に薄い酸化シリコン層を設
けるものであるから、誘電体層のピンホールなど
の欠陥部が修復され漏れ電流が小さくなり、窒化
シリコン層の酸化はごくわずかしか行なわれない
ので容量値の低下は殆んど生じることはなく、従
つて、漏れ電流が小さく容量値の大きな容量が得
られるという効果がある。
第１図ａ〜ｄは本発明の一実施例を説明するた
めの製造工程順に配列した容量の断面図である。 １……シリコン基板、２……Ta2O5層、３……
窒化シリコン層、４……酸化シリコン層、５……
多結晶シリコン層。
めの製造工程順に配列した容量の断面図である。 １……シリコン基板、２……Ta2O5層、３……
窒化シリコン層、４……酸化シリコン層、５……
多結晶シリコン層。
Claims (1)
- １ 金属酸化物を含む誘電体層上に窒化シリコン
層を設けたのち、酸化性雰囲気中で熱処理を行な
い前記窒化シリコン層の表面に酸化シリコン層を
形成する工程を含むことを特徴とする容量の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22526085A JPS6284544A (ja) | 1985-10-08 | 1985-10-08 | 容量の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22526085A JPS6284544A (ja) | 1985-10-08 | 1985-10-08 | 容量の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284544A JPS6284544A (ja) | 1987-04-18 |
| JPH0584672B2 true JPH0584672B2 (ja) | 1993-12-02 |
Family
ID=16826524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22526085A Granted JPS6284544A (ja) | 1985-10-08 | 1985-10-08 | 容量の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284544A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58112360A (ja) * | 1981-12-25 | 1983-07-04 | Nec Corp | 半導体装置用キヤパシタおよびその製造方法 |
| JPS58180014A (ja) * | 1982-04-16 | 1983-10-21 | 富士通株式会社 | 薄膜形成方法 |
-
1985
- 1985-10-08 JP JP22526085A patent/JPS6284544A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58112360A (ja) * | 1981-12-25 | 1983-07-04 | Nec Corp | 半導体装置用キヤパシタおよびその製造方法 |
| JPS58180014A (ja) * | 1982-04-16 | 1983-10-21 | 富士通株式会社 | 薄膜形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6284544A (ja) | 1987-04-18 |
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