JPH0583570A

JPH0583570A - 直交変換装置

Info

Publication number: JPH0583570A
Application number: JP2876292A
Authority: JP
Inventors: Shinya Sumino; 眞也角野; Tatsuro Shigesato; 達郎重里; Hiroshi Horikane; 宏堀金; Shoichi Nishino; 正一西野; Iwao Hidaka; 巌日▲だか▼
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-02-19
Filing date: 1992-02-17
Publication date: 1993-04-02
Anticipated expiration: 2015-02-28
Also published as: JP3013580B2

Abstract

(57)【要約】【目的】本発明は、画像信号の高能率符号化の前処理
や後処理として使用される直交変換装置に関するもの
で、乗算器を時分割で使用することにより、直交変換の
ハードウェア規模を低減することを目的とする。【構成】８点コサイン変換を行なう直交変換装置にお
いて、特別な高速アルゴリズムを用いると２のべき数以
外の乗数は８回である。従って、１サンプルで１回の乗
算が実行できる乗算器３２を時間多重して、積をバタフ
ライ演算器７またはバタフライ演算器１２または並べ換
え器１４の入力とする。【効果】ハードウェア規模が大きい乗算器が１個で８
点コサイン変換が実行でき、直交変換装置のハードウェ
ア規模も小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像信号の高能率符号
化や画像処理等の前処理または後処理として使用される
コサイン変換や逆コサイン変換等を行なう直交変換装置
に関するものである。

【０００２】

【従来の技術】従来、直交変換装置ではハードウェア規
模を小さくするために高速アルゴリズムが採用されてい
る。特に、多くの乗算回数が必要なコサイン変換、逆コ
サイン変換ではその傾向が顕著である。

【０００３】（図７）は直交変換の１つである８点高速
コサイン変換の信号線図である。同図において、{y₀,・・
・,y₇}は８組の入力信号であり、また{z₀,・・・,z₇}は８組
の出力信号であり、z_iは次のように表わされる。

【０００４】

【数１】

【０００５】

【表１】

【０００６】なお、ここで、δ_iはiが正の場合は1であ
り、iが０の場合はcos(π/4)なる値をとる関数である。
さて、（図７）において各矢印は加減算を表わしてお
り、実線の矢印は加算、点線の矢印は減算（引く数）を
意味している。また、○や□は内部に記入した数字を乗
算することを示しており、□はシフト演算だけで処理で
きる乗算、○はシフトのみでは計算できない乗算（以
後、実乗算と呼ぶ）を意味している。

【０００７】（図７）の信号線図で示される直交変換を
行なう直交変換装置のブロック図を（図８）に示す。同
図において、１は入力信号を並べ換える並べ換え器、２
は並べ換え器１の出力をバタフライ演算するバタフライ
演算器、３はバタフライ演算器２の出力を並べ換える並
べ換え器、４は並べ換え器３の出力を乗算する乗算器、
５は並べ換え器３の出力を加算処理する加算器、６は並
べ換え器３の出力と乗算器４の出力と加算器５の出力の
３つから１つを選択する選択器、７は選択器６の出力を
バタフライ演算するバタフライ演算器、８はバタフライ
演算器７の出力を並べ換える並べ換え器、９は並べ換え
器８の出力を乗算する乗算器、１０は並べ換え器８の出
力を加算する加算器、１１は乗算器９の出力と加算器１
０の出力と並べ換え器８の出力の３つから１つを選択す
る選択器、１２は選択器１１の出力をバタフライ演算す
るバタフライ演算器、１３はバタフライ演算器１２の出
力を乗算する乗算器、１４は乗算器１３の出力を並べ換
えて直交変換信号を出力する並べ換え器である。また、
（図７）に、（図８）の構成要件に対応する番号を付
す。

【０００８】以上のように構成された（図８）に示す直
交変換装置について、以下その動作を説明する。入力信
号{y₀,・・・,y₇}は並べ換え器１によって（図７）の入力
信号である{y₀,・・・,y₃,y₇,・・・,y₄}に並べ換えられる。
並べ換え器１の出力はバタフライ演算器２でバタフライ
演算が行なわれる。バタフライ演算器は一定のサンプル
の時間を隔てた２つのデータの和と差を計算を行なう演
算器であり、バタフライ演算器２では４サンプル離れた
データの演算が行なわれる。バタフライ演算器２の出力
は一部は乗算器４で２Ｃ₄倍され、一部のデータは加算
器５で加算される。ここでＣ_iはcos(i・π/16)である。
並べ換え器３は加算するデータの並べ換えや次のバタフ
ライ演算のための並べ換えを行なう。選択器６では並べ
換え器３や乗算器４や加算器５の中から１つを選択し、
バタフライ演算器７に入力する。バタフライ演算器７で
は２サンプルのバタフライ演算が行なわれる。並べ換え
器８の出力の１部は乗算器９でＣ₄倍または２Ｃ₂倍また
は２Ｃ₆倍され、また並べ換え器８の出力の一部は加算
器１０で加算される。選択器１１では（図４）の信号線
図に示すアルゴリズムに従って並べ換え器８と乗算器９
と加算器１０の３つ出力から１つを選択器１１で選択し
てバタフライ演算器１２に入力する。バタフライ演算器
１２では１サンプル離れたデータの演算が行なわれ、乗
算器１３で１倍または7/8倍または２倍またはＣ₄Ｃ₆倍
またはＣ₄倍される。これらの処理が行なわれた結果は
（図７）に示すように{z₀,z₄,z₂,z₆,z₁,z₇,z₃,z₅}の順
番に生成されるので、並べ換え器１４で｛z₀,・・・,z₇}の
順番に並べ換えられる。

【０００９】（図９）は（図７）に示す直交変換の逆変
換である逆コサイン変換の直交変換信号線図である。同
図の信号線図から直交変換装置に構成したブロック図を
（図１０）に示す。同様の動作をする機器は（図８）と
同じ番号を付す。

【００１０】（図１１）は２点コサイン変換と４点コサ
イン変換からなる２次元コサイン変換、（図１３）は２
点逆コサイン変換と４点逆コサイン変換からなる２次元
逆コサイン変換の信号線図であり、（図１２）および
（図１４）はそれぞれ（図１１）および（図１３）の信
号線図で示す直交変換を実現する直交変換装置のブロッ
ク図である。入力信号を{y₀,・・・,y₇}とすると、出力信
号{u_0,0,・・・,u_3,0,u_0,1,・・・,u_3,1}は次のように表わさ
れる。

【００１１】

【数２】

【００１２】（図１２）と（図１４）で（図８）および
（図１０）と同じ動作をするものは同じ番号を付す。ま
た、動作はそれぞれ（図１１）および（図１３）の信号
線図より明らかであり、説明は省略する。

【００１３】

【発明が解決しようとする課題】しかしながら、前記の
様な直交変換装置においては乗算器が複数個必要であ
り、ハードウェア規模が大きくなる。また、各直交変換
毎に固有のハードウェア（乗算器）が必要となるので、
複数の直交変換を行なうためには更にハードウェア規模
が大きくなる。

【００１４】かかる点に鑑み、本発明は乗算器の数を低
減し、直交変換を実現するハードウェアを簡単化した直
交変換装置を実現するための手段を提供することを目的
とする。

【００１５】

【課題を解決するための手段】本発明は、デジタル化さ
れた８組のデータからなる入力信号に対し、前記入力信
号の順番を並べ換える第１の並べ換え器と、前記第１の
並べ換え器出力に加算と減算からなるバタフライ演算を
行なう第１のバタフライ演算器と、前記第１のバタフラ
イ演算器出力の順番を並べ換える第２の並べ換え器と、
前記第２の並べ換え器出力を一定時間遅延させる第１の
遅延器と、前記第１の遅延器出力と乗算器出力と加算器
出力の３つから１つを選択する第１の選択器と、前記第
１の選択器出力にバタフライ演算を行なう第２のバタフ
ライ演算器と、前記第２のバタフライ演算器出力の順番
を並べ換える第３の並べ換え器と、前記第３の並べ換え
器出力を一定時間遅延させる第２の遅延器と、前記第２
の遅延器出力と前記乗算器出力と前記加算器出力の３つ
から１つを選択する第２の選択器と、前記第２の選択器
出力にバタフライ演算を行なう第３のバタフライ演算器
と、前記第３のバタフライ演算器出力を一定時間遅延さ
せる第３の遅延器と、前記第３の遅延器出力と前記乗算
器の出力の２つから１つを選択する第３の選択器と、前
記第３の選択器出力の順番を並べ換えて直交変換信号と
して出力する第４の並べ換え器と、前記第２の並べ換え
器出力と前記第３の並べ換え器出力と前記第３のバタフ
ライ演算器出力の３つから１つを選択する第４の選択器
と、前記第４の選択器出力に乗算を行なう前記乗算器
と、前記第２の並べ換え器出力と前記第３の並べ換え器
出力の２つから１組のデータを選択する第５の選択器
と、前記第５の選択器出力に加算を行なう前記加算器か
ら構成され、２点コサイン変換と４点コサイン変換から
なる２次元コサイン変換、または１次元８点コサイン変
換の何れかを前記入力信号のデータ毎に行なうものであ
る。

【００１６】また、本発明は、デジタル化された８組の
データからなる入力信号に対し、前記入力信号の順番を
並べ換える第１の並べ換え器と、前記第１の並べ換え器
出力を一定時間遅延させる第１の遅延器と、前記第１の
遅延器出力と乗算器出力の２つから１つを選択する第１
の選択器と、前記第１の選択器出力に加算と減算からな
るバタフライ演算を行なう第１のバタフライ演算器と、
前記第１のバタフライ演算器出力の順番を並べ換える第
２の並べ換え器と、前記第２の並べ換え器出力を一定時
間遅延させる第２の遅延器と、前記第２の遅延器出力と
前記乗算器出力と減算器出力の３つから１つを選択する
第２の選択器と、前記第２の選択器出力にバタフライ演
算を行なう第２のバタフライ演算器と、前記第２のバタ
フライ演算器出力の順番を並べ換える第３の並べ換え器
と、前記第３の並べ換え器出力を一定時間遅延させる第
３の遅延器と、前記第３の遅延器出力と前記乗算器出力
と前記減算器出力の３つから１つを選択する第３の選択
器と、前記第３の選択器出力にバタフライ演算を行なう
第３のバタフライ演算器と、前記第３のバタフライ演算
器出力の順番を並べ換えて直交変換信号として出力する
第４の並べ換え器と、前記第１の並べ換え器出力と前記
第２の並べ換え器出力と前記第３の並べ換え器出力の３
つから１つを選択する第４の選択器と、前記第４の選択
器出力に乗算を行なう前記乗算器と、前記第２の並べ換
え器出力と前記第３の並べ換え器出力の２つから１つを
選択する第５の選択器と、前記第５の選択器出力から前
記乗算器出力を減算する前記減算器から構成され、２点
逆コサイン変換と４点逆コサイン変換からなる２次元逆
コサイン変換、または１次元８点逆コサイン変換の何れ
かを前記入力信号のデータ毎に行なうものである。

【００１７】また、本発明は、デジタル化された８組の
データからなる入力信号に対し、前記入力信号の順番を
並べ換える第１の並べ換え器と、前記第１の並べ換え器
出力を一定時間遅延させる第１の遅延器と、前記第１の
遅延器出力と乗算器出力の２つから１つを選択する第１
の選択器と、前記第１の選択器出力に加算と加減算から
なるバタフライ演算を行なう第１のバタフライ演算器
と、前記第１のバタフライ演算器出力の順番を並べ換え
る第２の並べ換え器と、前記第２の並べ換え器出力を一
定時間遅延させる第２の遅延器と、前記第２の遅延器出
力と前記乗算器出力と加減算器出力の３つから１つを選
択する第２の選択器と、前記第２の選択器出力にバタフ
ライ演算を行なう第２のバタフライ演算器と、前記第２
のバタフライ演算器出力の順番を並べ換える第３の並べ
換え器と、前記第３の並べ換え器出力を一定時間遅延さ
せる第３の遅延器と、前記第３の遅延器出力と前記乗算
器出力と前記加減算器出力の３つから１つを選択する第
３の選択器と、前記第３の選択器出力にバタフライ演算
を行なう第３のバタフライ演算器と、前記第３のバタフ
ライ演算器出力を一定時間遅延する第４の遅延器と、前
記第４の遅延器出力と前記乗算器出力の２つから１つを
選択する第４の選択器と、前記第４の選択器出力の順番
を並べ換えて直交変換信号として出力する第４の並べ換
え器と、前記第１の並べ換え器出力と前記第２の並べ換
え器出力と前記第３の並べ換え器出力と前記第３のバタ
フライ演算器の４つから１つを選択する第５の選択器
と、前記第５の選択器出力に乗算を行なう前記乗算器
と、前記第２の並べ換え器出力と前記第３の並べ換え器
出力と前記乗算器出力の３つから１つを選択してその１
つの出力から１組のデータを選択する第５の選択器と、
前記第５の選択器出力に加減算を行なう前記加減算器か
ら構成され、２点コサイン変換と４点コサイン変換から
なる２次元コサイン変換、または１次元８点コサイン変
換、または２点逆コサイン変換と４点逆コサイン変換か
らなる２次元コサイン変換、または１次元８点逆コサイ
ン変換のいずれかを前記入力信号のデータ毎に行なうも
のである。

【００１８】また、本発明は、デジタル化された８組の
データからなる入力信号に対し、前記入力信号の順番を
並べ換える第１の並べ換え器と、前記第１の並べ換え器
出力に加算と減算からなるバタフライ演算を行なう第１
のバタフライ演算器と、前記第１のバタフライ演算器出
力を一定時間遅延させる第１の遅延器と、乗算器出力と
加算器出力の２つから１つを選択する第１の選択器と、
前記第１の遅延器出力と前記第１の選択器出力の２つか
ら１つを選択する第２の選択器と、前記第２の選択器出
力の順番を並べ換える第２の並べ換え器と、前記第２の
並べ替え器出力にバタフライ演算を行なう第２のバタフ
ライ演算器と、前記第２のバタフライ演算器出力を一定
時間遅延させる第２の遅延器と、前記乗算器出力と前記
加算器出力の２つから１つを選択する第３の選択器と、
前記第２の遅延器出力と前記第３の選択器出力の２つか
ら１つを選択する第４の選択器と、前記第４の選択器出
力の順番を並べ換える第３の並べ換え器と、前記第３の
並べ替え器出力にバタフライ演算を行なう第３のバタフ
ライ演算器と、前記第３のバタフライ演算器出力を一定
時間遅延させる第３の遅延器と、前記第３の遅延器出力
と前記乗算器出力の２つから１つを選択する第５の選択
器と、前記第５の選択器出力の順番を並べ換えて直交変
換信号として出力する第４の並べ換え器と、前記第１の
バタフライ演算器出力と前記第２のバタフライ演算器出
力と前記第３のバタフライ演算器出力の３つから１つを
選択する第６の選択器と、前記第６の選択器出力に乗算
を行なう前記乗算器と、前記第１のバタフライ演算器出
力と前記第２のバタフライ演算器出力の２つから１つを
選択する第７の選択器と、前記第６の選択器出力と前記
第７の選択器出力に加算を行なう前記加算器から構成さ
れ、２点コサイン変換と４点コサイン変換からなる２次
元コサイン変換、または１次元８点コサイン変換の何れ
か１つを前記入力信号のデータ毎に行なうものである。

【００１９】さらに、本発明は、デジタル化された８組
のデータからなる入力信号に対し、前記入力信号の順番
を並べ換える第１の並べ換え器と、前記第１の並べ換え
器出力を一定時間遅延させる第１の遅延器と、前記第１
の遅延器出力と乗算器出力の２つから１つを選択する第
１の選択器と、前記第１の選択器出力の順番を並べ換え
る第２の並べ換え器と、前記第２の並べ替え器出力に加
算と減算からなるバタフライ演算を行なう第１のバタフ
ライ演算器と、前記第１のバタフライ演算器出力を一定
時間遅延させる第２の遅延器と、乗算器出力と減算器出
力の２つから１つを選択する第２の選択器と、前記第２
の遅延器出力と前記第２の遅延器出力の２つから１つを
選択する第３の選択器出力と、前記第３の選択器出力の
順番を並べ換える第３の並べ換え器と、前記第３の並べ
替え器出力にバタフライ演算を行なう第２のバタフライ
演算器と、前記第２のバタフライ演算器出力を一定時間
遅延させる第３の遅延器と、前記乗算器出力と前記減算
器出力の２つから１つを選択する第４の選択器と、前記
第３の遅延器出力と前記第４の選択器出力の２つから１
つを選択する第５の選択器と、前記第５の選択器出力の
順番を並べ換える第４の並べ換え器と、前記第４の並べ
替え器出力にバタフライ演算を行なう第３のバタフライ
演算器と、前記第３のバタフライ演算器出力の順番を並
べ換えて直交変換信号として出力する第５の並べ換え器
と、前記第１の並べ替え器出力と前記第１のバタフライ
演算器出力と前記第２のバタフライ演算器出力の３つか
ら１つを選択する第６の選択器と、前記第６の選択器出
力に乗算を行なう前記乗算器と、前記第１のバタフライ
演算器出力と前記第２のバタフライ演算器出力の２つか
ら１つを選択する第７の選択器と、前記第７の選択器出
力から前記乗算器出力を減算する前記減算器から構成さ
れ、２点逆コサイン変換と４点逆コサイン変換からなる
２次元逆コサイン変換、または１次元８点逆コサイン変
換の何れか１つを前記入力信号のデータ毎に行なうもの
である。

【００２０】さらに、本発明は、デジタル化された８組
のデータからなる入力信号に対し、前記入力信号の順番
を並べ換える第１の並べ換え器と、前記第１の並べ換え
器出力を一定時間遅延させる第１の遅延器と、前記第１
の遅延器出力と乗算器出力の２つから１つを選択する第
１の選択器と、前記第１の選択器の出力の順番を並べ換
える第２の並べ換え器と、前記第２の並べ替え器出力に
加算と加減算からなるバタフライ演算を行なう第１のバ
タフライ演算器と、前記第１のバタフライ演算器出力を
一定時間遅延させる第２の遅延器と、乗算器出力と加減
算器出力の２つから１つを選択する第２の選択器と、前
記第２の遅延器出力と前記第２の選択器出力の２つから
１つを選択する第３の選択器と、前記第３の選択器出力
の順番を並べ換える第３の並べ換え器と、第３の並べ替
え器出力にバタフライ演算を行なう第２のバタフライ演
算器と、前記第２のバタフライ演算器出力を一定時間遅
延させる第３の遅延器と、乗算器出力と加減算器出力の
２つから１つを選択する第４の選択器と、前記第３の遅
延器出力と前記第４の選択器出力の２つから１つを選択
する第５の選択器と、前記第５の選択器出力の順番を並
べ替える第４の並べ替え器と、前記第４の並べ替え器出
力にバタフライ演算を行なう第３のバタフライ演算器
と、前記第３のバタフライ演算器出力を一定時間遅延す
る第４の遅延器と、前記第４の遅延器出力と前記乗算器
出力の２つから１つを選択する第６の選択器と、前記第
６の選択器出力の順番を並べ換えて直交変換信号として
出力する第５の並べ換え器と、前記第１の並べ換え器出
力と前記第１のバタフライ演算器出力と前記第２のバタ
フライ演算器出力と前記第３のバタフライ演算器の４つ
から１つを選択する第７の選択器と、前記第７の選択器
出力に乗算を行なう前記乗算器と、前記第１のバタフラ
イ演算器出力と前記第２のバタフライ演算器出力の２つ
から１つを選択する第８の選択器と、前記第８の選択器
出力に加減算を行なう前記加減算器から構成され、２点
コサイン変換と４点コサイン変換からなる２次元コサイ
ン変換、または１次元８点コサイン変換、または２点逆
コサイン変換と４点逆コサイン変換からなる２次元コサ
イン変換、または１次元８点逆コサイン変換の何れか１
つを前記入力信号のデータ毎に行なう直交変換装置であ
る。

【００２１】

【作用】８点のコサイン変換、８点の逆コサイン変換、
２点コサイン変換と４点コサイン変換からなる２次元コ
サイン変換、２点逆コサイン変換と４点逆コサイン変換
からなる２次元逆コサイン変換の４種類の直交変換につ
いては、ある特定の高速演算アルゴリズムを用いると８
点の計算に必要な実乗算回数が８回以下である。その演
算アルゴリズムは上記に示したものであり、１サンプル
の処理時間に１回の乗算ができる乗算器１個を時分割で
使用することにより、前記直交変換装置を１個の乗算器
で実現することができる。また、前記各直交変換装置の
構成方法が類似していることを利用して、各直交変換を
１つの直交変換装置で実現することができる。

【００２２】

【実施例】（図１）は本発明の第１の実施例に係る直交
変換装置のブロック図である。同図に於て、１は入力信
号を並べ換える並べ換え器、２は並べ換え器１の出力を
バタフライ演算するバタフライ演算器、３はバタフライ
演算器２の出力を並べ換える並べ換え器、３０は並べ換
え器３の出力を一定時間遅延する遅延器、６は遅延器３
０の出力と乗算器３２の出力と加算器３４の出力の３つ
から１つを選択する選択器、７は選択器６の出力をバタ
フライ演算するバタフライ演算器、８はバタフライ演算
器７の出力を並べ換える並べ換え器、３５は並べ換え器
８の出力を一定時間遅延する遅延器、１１は乗算器３２
の出力と加算器３４の出力と遅延器３５の出力の３つか
ら１つを選択する選択器、１２は選択器１１の出力をバ
タフライ演算するバタフライ演算器、３６はバタフライ
演算器１２の出力を一定時間遅延する遅延器、３７は遅
延器３６の出力と乗算器３２の出力の２つから１つを選
択する選択器、１４は乗算器１３の出力を並べ換えて直
交変換信号を出力する並べ換え器、３１は並べ換え器３
の出力と並べ換え器８の出力とバタフライ演算器１２の
３つから１つを選択する選択器であり、３２は選択器３
１の出力に乗算する乗算器であり、３３は並べ換え器３
の出力と並べ換え器８の出力の２つから１組を選択する
選択器であり、３４は選択器３３の出力である１組のデ
ータに加算処理を行なう加算器、１００は直交変換方式
を切り換える切り換え信号である。

【００２３】以上のように構成された本発明の直交変換
装置について、以下その動作を説明する。（図１）で
（図８）および（図１２）の各機器と同じ動作をするも
のは同じ番号を付す。

【００２４】最初に、本実施例の直交変換装置にて、
（図７）に示す信号線図の直交変換を行なう場合につい
て説明する。（図７）では実乗算の回数が１回の直交変
換につき８回である。本実施例においては、１サンプル
の時間に１回の乗算ができる乗算器３２を用いることに
より、時分割で全ての乗算処理を行なう。また（図７）
においてはバタフライ演算以外の加算回数は５回である
が、本実施例では、１サンプルの時間に１回の加算がで
きる加算器３４を用いることにより、時分割で全ての加
算処理を行なう。このようにして（図８）の乗算器４、
９、１３の代わりに乗算器３２で乗算し、（図８）の加
算器５、１０の代わりに加算器３４で加算し、選択器３
１、３３で時分割処理のデータを選択することにより、
（図８）と全く同じ動作をすることができる。また、
（図１１）に示す直交変換では実乗算回数が４回であ
り、バタフライ演算以外の加算回数は２回である。更
に、（図１１）の直交変換を実現する直交変換装置のブ
ロック図である（図１２）を（図８）と比較すると（図
１２）は（図８）の乗算器４と加算器５と選択器６を省
略したものであり、従って、（図７）の信号線図の直交
変換と同様に（図１１）の信号線図の直交変換も、本実
施例の（図１）に示す直交変換装置で実現することがで
きる。なお、（図７）と（図１１）を構成する各機器に
おいては、並べ換え器や選択器、乗算器、加算器の計算
のタイミングが異なるので、本実施例の直交変換装置で
は、演算するアルゴリズムに対応して外部の切り換え信
号１００で各機器の動作のタイミングを切り換える。

【００２５】以上説明したように、本実施例によれば３
つのバタフライ演算器と乗算器１つと加算器１つと５個
の選択器を用い、時分割で処理することにより、（図
７）および（図１１）の信号線図で示す直交変換を行な
う直交変換装置を実現することができる。

【００２６】（図２）は本発明の第２の実施例に係る直
交変換装置のブロック図である。同図に於て、１は入力
信号を並べ換える並べ換え器、４０は並べ換え器１の出
力を一定時間遅延させる遅延器、４１は遅延器４０の出
力または乗算器３２の出力の２つから１つを選択する選
択器、２は選択器４１の出力をバタフライ演算するバタ
フライ演算器、３はバタフライ演算器２の出力を並べ換
える並べ換え器、３０は並べ換え器３の出力を一定時間
遅延する遅延器、６は遅延器３０の出力と乗算器３２の
出力と減算器４２の出力の３つから１つを選択する選択
器、７は選択器６の出力をバタフライ演算するバタフラ
イ演算器、８はバタフライ演算器７の出力を並べ換える
並べ換え器、３５は並べ換え器８の出力を一定時間遅延
する遅延器、１１は乗算器３２の出力と減算器４２の出
力と遅延器３５の出力の３つから１つを選択する選択
器、１２は選択器１１の出力をバタフライ演算するバタ
フライ演算器、１４はバタフライ演算器１２の出力を並
べ換えて直交変換信号を出力する並べ換え器、３１は並
べ換え器１の出力と並べ換え器３の出力と並べ換え器８
の出力の３つから１つを選択する選択器であり、３２は
選択器３１の出力に乗算する乗算器であり、３３は並べ
換え器３の出力と並べ換え器８の出力の２つから１つを
選択する選択器であり、４１は選択器３３の出力から乗
算器３２の出力を減算する減算器、１００は直交変換方
式を切り換える切り換え信号である。

【００２７】以上のように構成された本発明の直交変換
装置について、以下その動作を説明する。（図２）で
（図１０）および（図１４）の各機器と同じ動作をする
ものは同じ番号を付す。

【００２８】最初に、本実施例の直交変換装置にて、
（図９）に示す信号線図の直交変換を行なう場合につい
て説明する。（図９）では実乗算の回数が１回の直交変
換につき８回である。本実施例においては、１サンプル
の時間に１回の乗算ができる乗算器３２を用いることに
より、時分割で全ての乗算処理を行なう。また（図７）
においてはバタフライ演算以外の減算回数は５回である
が、本実施例においては、１サンプルの時間に１回の加
算ができる減算器４２を用いることにより、時分割で全
ての減算処理を行なう。このようにして（図８）の乗算
器４と乗算器９と乗算器１３の代わりに乗算器３２で乗
算し、（図８）の加算器５と加算器１０の代わりに減算
器４２で減算し、選択器３１および選択器３３で時分割
処理のデータを選択することにより、（図１０）と全く
同じ動作をすることができる。また、（図１３）に示す
直交変換では実乗算回数が４回であり、バタフライ演算
以外の加算回数は２回である。更に、（図１３）の直交
変換を実現する直交変換装置のブロック図である（図１
４）を（図８）と比較すると（図１４）は（図１０）の
乗算器９と減算器２３と選択器１１を省略したものであ
る。従って、（図９）の信号線図の直交変換と同様に
（図１３）の信号線図の直交変換も本実施例の（図１）
に示す直交変換装置で実現することができる。なお、
（図９）と（図１３）を構成する各機器においては、並
べ換え器や選択器、乗算器、加算器の計算のタイミング
が異なるので、本実施例の直交変換装置では、演算する
アルゴリズムに対応して外部の切り換え信号１００で各
機器の動作のタイミングを切り換える。

【００２９】以上説明したように、本実施例によれば３
つのバタフライ演算器と乗算器１つと減算器１つと５個
の選択器を用い、時分割にて処理することにより、（図
７）および（図１１）の信号線図で示す直交変換を行な
う直交変換装置を実現することができる。（図３）は本
発明の第３の実施例に係る直交変換装置のブロック図で
ある。同図に於て、１は入力信号を並べ換える並べ換え
器、４０は並べ換え器１の出力を一定時間遅延させる遅
延器、４１は遅延器４０の出力または乗算器３２の出力
の２つから１つを選択する選択器、２は選択器４１の出
力をバタフライ演算するバタフライ演算器、３はバタフ
ライ演算器２の出力を並べ換える並べ換え器、３０は並
べ換え器３の出力を一定時間遅延する遅延器、６は遅延
器３０の出力と乗算器３２の出力と加減算器５０の出力
の３つから１つを選択する選択器、７は選択器６の出力
をバタフライ演算するバタフライ演算器、８はバタフラ
イ演算器７の出力を並べ換える並べ換え器、３５は並べ
換え器８の出力を一定時間遅延する遅延器、１１は乗算
器３２の出力と加減算器５０の出力と遅延器３５の出力
の３つから１つを選択する選択器、１２は選択器１１の
出力をバタフライ演算するバタフライ演算器、３６はバ
タフライ演算器１２の出力を一定時間遅延する遅延器、
３７は遅延器３６の出力と乗算器３２の出力の２つから
１つを選択する選択器、１４は選択器３７の出力を並べ
換えて直交変換信号を出力する並べ換え器、３１は並べ
換え器１の出力と並べ換え器３の出力と並べ換え器８の
出力の３つから１つを選択する選択器であり、３２は選
択器３１の出力に乗算する乗算器であり、３３は並べ換
え器３の出力と並べ換え器８の出力と乗算器３２の出力
の３つから１つの機器を選択してその機器から１組のデ
ータを出力する選択器であり、５０は選択器３３の出力
に加減算を行なう加減算器、１００は直交変換方式を切
り換える切り換え信号である。

【００３０】以上のように構成された本発明の高能率符
号化装置について、以下その動作を説明する。（図３）
は（図７）、（図９）、（図１１）および（図１３）に
示す４種類の直交変換を実現する直交変換装置である。
本実施例は（図１）の実施例に遅延器４０と選択器４１
を付加し、加算器３４の代わりに加減算器５０で置き換
えたものであるから、先の実施例より（図７）及び（図
１１）の直交変換が処理できるのは明らかである。ま
た、本実施例は（図２）の実施例に遅延器３６と選択器
３７を付加し、減算器４２の代わりに加減算器５０で置
き換えたものであるから、先の実施例より（図９）及び
（図１３）の直交変換が処理できるのは明らかである。
なお、（図７）、（図９）、（図１１）と（図１３）を
構成する各機器においては、並べ換え器や選択器、乗算
器、加減算器の計算のタイミングが異なるので、本実施
例の直交変換装置では、演算するアルゴリズムに対応し
て外部の切り換え信号１００で各機器の動作のタイミン
グを切り換える。

【００３１】以上説明したように、本実施例によれば３
つのバタフライ演算器と乗算器１つと加減算器１つと５
個の選択器を用い、時分割にて処理することにより、
（図７）、（図９）、（図１１）及び（図１３）の信号
線図で示す直交変換を行なう直交変換装置を実現するこ
とができる。

【００３２】なお、本実施例は（図７）、（図９）、
（図１１）および（図１３）の４種類の直交変換につい
て説明したが、乗算回数が１変換あたり８回以下の直交
変換の場合や、バタフライ演算以外の加減算回数が１変
換あたり８回以下の直交変換の場合には、本実施例と同
様に乗算器および加減算器を共用化してハードウェア規
模を低減することができる。更に、８点直交変換以外で
も乗算器の時分割によるハードウェアの低減化は可能で
ある。

【００３３】（図４）は本発明の第４の実施例に係る直
交変換装置のブロック図である。同図に於て、１は入力
信号を並べ換える並べ換え器、２は並べ換え器１の出力
をバタフライ演算するバタフライ演算器、３０はバタフ
ライ演算器２の出力を一定時間遅延する遅延器、１７は
遅延器３０の出力と選択器６０の出力の２つから選択信
号によって１つを選択する選択器、８は選択器１７の出
力を並べ換える並べ換え器、７は並べ替え器８の出力を
バタフライ演算するバタフライ演算器、３５はバタフラ
イ演算器７の出力を一定時間遅延する遅延器、１８は選
択器６１の出力と遅延器３５の出力の２つから選択信号
１００によって１つを選択する選択器、２０は選択器１
８の出力を並べ換える並べ換え器、１２は並べ替え器２
０の出力をバタフライ演算するバタフライ演算器、３６
はバタフライ演算器１２の出力を一定時間遅延する遅延
器、１９は遅延器３６の出力と乗算器３２の出力の２つ
から選択信号１００によって１つを選択する選択器、１
４は選択器１９の出力を並べ換えて直交変換信号を出力
する並べ換え器、３１はバタフライ演算器２の出力とバ
タフライ演算器７の出力とバタフライ演算器１２の出力
の３つから選択信号によって１つを選択する選択器であ
り、３２は選択器３１の出力を乗算する乗算器であり、
３３はバタフライ演算器２の出力とバタフライ演算器７
の出力の２つから選択信号によって１つを選択する選択
器であり、３４は選択器３３の出力である１組のデータ
に加算処理を行なう加算器であり、６０は加算器３４の
出力と乗算器３２の出力の２つから選択信号によって１
つを選択する選択器であり、６１は加算器３４の出力と
乗算器３２の出力の２つから１つを選択する選択器であ
る。

【００３４】以上のように構成された本発明の直交変換
装置について、以下その動作を説明する。（図４）で
（図８）および（図１２）の各機器と同じ動作をするも
のは同じ番号を付す。最初に（図７）に示す信号線図の
直交変換を行なう場合について説明する。（図７）では
実乗算の回数が１回の直交変換につき８回である。本実
施例においては、１サンプルの時間に１回の乗算ができ
る乗算器３２を用いることにより、時分割で全ての乗算
処理を行なう。また（図７）でバタフライ演算以外の加
算回数は５回であるが、本実施例では１サンプルの時間
に１回の加算ができる加算器３４を用いることにより、
時分割で全ての加算処理を行なう。このようにして（図
８）の乗算器４と乗算器９と乗算器１３の代わりに乗算
器３２で乗算し、（図８）の加算器５と加算器１０の代
わりに加算器３４で加算し、選択器３１および選択器３
３で時分割処理のデータを選択することにより、（図
８）と全く同じ動作をすることができる。また、（図１
１）に示す直交変換では実乗算回数が４回であり、バタ
フライ演算以外の加算回数は２回である。更に、（図１
１）の直交変換を実現する直交変換装置のブロック図で
ある（図１２）を（図８）と比較すると、（図１２）は
（図８）の乗算器４と加算器５と選択器６を省略したも
のであり、従って、（図７）の信号線図の直交変換と同
様に（図１１）の信号線図の直交変換も（図４）に示す
直交変換装置で実現することができる。

【００３５】以上説明したように、本実施例によれば３
つのバタフライ演算器と乗算器１つと加算器１つと５個
の選択器を用い、時分割にて処理することにより、（図
７）および（図１１）の信号線図で示す直交変換を行な
う直交変換装置を実現することができる。

【００３６】（図５）は本発明の第５の実施例に係る直
交変換装置のブロック図である。同図に於て、１は入力
信号を並べ換える並べ換え器、４０は並べ換え器１の出
力を一定時間遅延させる遅延器、４５は遅延器４０の出
力と乗算器３２の出力の２つから選択信号１００によっ
て１つを選択する選択器、３は選択器４５の出力を並べ
換える並べ換え器、２は並べ替え器３の出力をバタフラ
イ演算するバタフライ演算器、３０は並べ換え器３の出
力を一定時間遅延する遅延器、１７は遅延器３０の出力
と選択器６０の出力の２つから選択信号１００によって
１つを選択する選択器、８は選択器１７の出力を並べ換
える並べ換え器、７は並べ替え器８の出力をバタフライ
演算するバタフライ演算器、３５はバタフライ演算器７
の出力を一定時間遅延する遅延器、１８は遅延器３５の
出力と選択器６１の２つから選択信号１００によって１
つを選択する選択器、２０は選択器１８の出力を並べ替
える並べ替え器、１２は並べ替え器２０の出力をバタフ
ライ演算するバタフライ演算器、１４はバタフライ演算
器１２の出力を並べ換えて直交変換信号を出力する並べ
換え器、３１は並べ換え器１の出力とバタフライ演算器
２の出力とバタフライ演算器７の出力の３つから１つを
選択する選択器であり、３２は選択器３１の出力を乗算
する乗算器であり、３３はバタフライ演算器２の出力と
バタフライ演算器７の出力の２つから選択信号１００に
よって１つを選択する選択器であり、４２は選択器３３
の出力と乗算器３２の出力を減算する減算器であり、６
０は減算器４２の出力と乗算器３２の出力の２つから選
択信号１００によって１つを選択する選択器であり、６
１は減算器４２の出力と乗算器３２の出力の２つから選
択信号１００によって１つを選択する選択器である。

【００３７】以上のように構成された本発明の直交変換
装置について、以下その動作を説明する。（図５）で
（図１０）および（図１４）の各機器と同じ動作をする
ものは同じ番号を付す。最初に（図９）に示す信号線図
の直交変換を行なう場合について説明する。（図９）で
は実乗算の回数が１回の直交変換につき８回である。本
実施例では、１サンプルの時間に１回の乗算ができる乗
算器３２を用いることにより、時分割で全ての乗算処理
を行なう。また（図７）においてはバタフライ演算以外
の減算回数は５回であるが、本実施例では１サンプルの
時間に１回の減算ができる減算器４２を用いることによ
り、時分割で全ての減算処理を行なう。このようにして
（図８）の乗算器４と乗算器９と乗算器１３の代わりに
乗算器３２で乗算し、（図８）の加算器５と加算器１０
の代わりに減算器４２で減算し、選択器３１および選択
器３３で時分割処理のデータを選択することにより、
（図１０）と全く同じ動作をすることができる。また、
（図１３）に示す直交変換では実乗算回数が４回であ
り、バタフライ演算以外の加算回数は２回である。更
に、（図１３）の直交変換を実現する直交変換装置のブ
ロック図である（図１４）を（図８）と比較すると、
（図１４）は（図１０）の乗算器９と減算器２３と選択
器１１を省略したものであり、従って、（図９）の信号
線図の直交変換と同様に（図１３）の信号線図の直交変
換も（図５）に示す直交変換装置で実現することができ
る。

【００３８】以上説明したように、本実施例によれば３
つのバタフライ演算器と乗算器１つと減算器１つと５個
の選択器を用いることにより、（図７）および（図１
１）の信号線図で示す直交変換を行なう直交変換装置を
実現することができる。

【００３９】（図６）は本発明の第６の実施例に係る直
交変換装置のブロック図である。同図に於て、１は入力
信号を並べ換える並べ換え器、４０は並べ換え器１の出
力を一定時間遅延させる遅延器、４５は遅延器４０の出
力と乗算器３２の出力の２つから選択信号１００によっ
て１つを選択する選択器、３は選択器４５の出力を並べ
換える並べ換え器、２は並べ替え器３の出力をバタフラ
イ演算するバタフライ演算器、３０はバタフライ演算器
２の出力を一定時間遅延する遅延器、１７は遅延器３０
の出力と選択器６０の出力の２つから選択信号１００に
よって１つを選択する選択器、８は選択器１７の出力を
並べ換える並べ換え器、７は並べ替え器８の出力をバタ
フライ演算するバタフライ演算器、３５はバタフライ演
算器７の出力を一定時間遅延する遅延器、１８は遅延器
３５の出力と選択器６１の出力の２つから選択信号１０
０によって１つを選択する選択器、２０は選択器１８の
出力を並べ替える並べ替え器、１２は並べ替え器２０の
出力をバタフライ演算するバタフライ演算器、３６はバ
タフライ演算器１２の出力を一定時間遅延する遅延器、
１９は遅延器３６の出力と乗算器３２の出力の２つから
選択信号１００によって１つを選択する選択器、１４は
選択器１９の出力を並べ換えて直交変換信号を出力する
並べ換え器、３１は並べ換え器１の出力とバタフライ演
算器２の出力とバタフライ演算器７の出力とバタフライ
演算器１２の出力の４つから選択信号１００によって１
つを選択する選択器、３２は選択器３１の出力を乗算す
る乗算器、３３はバタフライ演算器２の出力とバタフラ
イ演算器７の出力の２つから選択信号１００によって１
つを選択する選択器、６２は選択器３１の出力と乗算器
３２の出力の２つから選択信号１００によって１つを選
択する選択器、５０は選択器３３の出力と選択器６２の
出力の加減算を行なう加減算器、６０は乗算器３２の出
力と加減算器５０の出力の２つから選択信号１００によ
って１つを選択する選択器、６１は乗算器３２の出力と
加減算器５０の出力の２つから選択信号１００によって
１つを選択する選択器である。

【００４０】以上のように構成された本発明の高能率符
号化装置について、以下その動作を説明する。（図６）
は（図７）、（図９）、（図１１）および（図１３）に
示す４種類の直交変換を実現する直交変換装置である。
本実施例は（図４）の実施例に遅延器４０と選択器４５
と選択器６２を付加し、加算器３４の代わりに加減算器
５０で置き換えたものであるから、先の実施例より（図
７）及び（図１１）の直交変換が処理できるのは明らか
である。また、本実施例は（図５）の実施例に遅延器３
６と選択器１９を付加し、減算器４２の代わりに加減算
器５０で置き換えたものであるから、先の実施例より
（図９）及び（図１３）の直交変換が処理できるのは明
らかである。

【００４１】以上説明したように、本実施例によれば３
つのバタフライ演算器と乗算器１つと加減算器１つと５
個の選択器を用いることにより、（図７）、（図９）、
（図１１）及び（図１３）の信号線図で示す直交変換を
行なう直交変換装置を実現することができる。

【００４２】なお、本実施例は（図７）、（図９）、
（図１１）および（図１３）の４種類の直交変換につい
て説明したが、乗算回数が１変換あたり８回以下の直交
変換の場合や、バタフライ演算以外の加減算回数が１変
換あたり８回以下の直交変換の場合には、本実施例と同
様に乗算器および加減算器を共用化してハードウェア規
模を低減することができる。更に、８点直交変換以外で
も乗算器の時分割によるハードウェアの低減化は可能で
ある。

【００４３】

【発明の効果】以上説明した様に、本発明によれば乗算
器を時分割で利用することにより、直交変換装置のハー
ドウェア規模を大幅に低減することができ、また、１つ
の直交変換装置で数種類の直交変換を行なうことがで
き、その実用的効果は大きい。

【００４４】なお、本発明は入出力でデータの並べ替え
を行なっているが、直交変換の仕様用途によっては入出
力のデータの順番不要の場合もあり、その場合には対応
する入出力の並べ換え器を省略してもよい。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る直交変換装置のブ
ロック図である。

【図２】本発明の第２の実施例に係る直交変換装置のブ
ロック図である。

【図３】本発明の第３の実施例に係る直交変換装置のブ
ロック図である。

【図４】本発明の第４の実施例に係る直交変換装置のブ
ロック図である。

【図５】本発明の第５の実施例に係る直交変換装置のブ
ロック図である。

【図６】本発明の第６の実施例に係る直交変換装置のブ
ロック図である。

【図７】直交変換の信号線図である。

【図８】（図７）の直交変換を実現する従来の直交変換
装置のブロック図である。

【図９】直交変換の信号線図である。

【図１０】（図９）の直交変換を実現する従来の直交変
換装置のブロック図である。

【図１１】直交変換の信号線図である。

【図１２】（図１１）の直交変換を実現する従来の直交
変換装置のブロック図である。

【図１３】直交変換の信号線図である。

【図１４】（図１３）の直交変換を実現する従来の直交
変換装置のブロック図である。

【符号の説明】

１、３、８、１４、１５、１６、２０並べ換え器２、７、１２バタフライ演算器６、１１、１７、１８、１９、３１、３３、３７、４
５、６０、６１選択器３２乗算器３４加算器４２減算器５０加減算器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 7/133 Ｚ 4228−5Ｃ (72)発明者西野正一大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者日▲だか▼ 巌大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】デジタル化された８組のデータからなる
入力信号に対し、前記入力信号の順番を並べ換える第１
の並べ換え器と、前記第１の並べ換え器出力に加算と減
算からなるバタフライ演算を行なう第１のバタフライ演
算器と、前記第１のバタフライ演算器出力の順番を並べ
換える第２の並べ換え器と、前記第２の並べ換え器出力
を一定時間遅延させる第１の遅延器と、前記第１の遅延
器出力と乗算器出力と加算器出力の３つから１つを選択
する第１の選択器と、前記第１の選択器出力にバタフラ
イ演算を行なう第２のバタフライ演算器と、前記第２の
バタフライ演算器出力の順番を並べ換える第３の並べ換
え器と、前記第３の並べ換え器出力を一定時間遅延させ
る第２の遅延器と、前記第２の遅延器出力と前記乗算器
出力と前記加算器出力の３つから１つを選択する第２の
選択器と、前記第２の選択器出力にバタフライ演算を行
なう第３のバタフライ演算器と、前記第３のバタフライ
演算器出力を一定時間遅延させる第３の遅延器と、前記
第３の遅延器出力と前記乗算器の出力の２つから１つを
選択する第３の選択器と、前記第３の選択器出力の順番
を並べ換えて直交変換信号として出力する第４の並べ換
え器と、前記第２の並べ換え器出力と前記第３の並べ換
え器出力と前記第３のバタフライ演算器出力の３つから
１つを選択する第４の選択器と、前記第４の選択器出力
に乗算を行なう前記乗算器と、前記第２の並べ換え器出
力と前記第３の並べ換え器出力の２つから１組のデータ
を選択する第５の選択器と、前記第５の選択器出力に加
算を行なう前記加算器から構成され、２点コサイン変換
と４点コサイン変換からなる２次元コサイン変換、また
は１次元８点コサイン変換の何れか１つを前記入力信号
のデータ毎に行なうことを特徴とする直交変換装置。
【請求項２】遅延器と選択器を、メモリとこのメモリ
の制御機構を用いて構成した請求項１記載の直交変換装
置。
【請求項３】デジタル化された８組のデータからなる
入力信号に対し、前記入力信号の順番を並べ換える第１
の並べ換え器と、前記第１の並べ換え器出力を一定時間
遅延させる第１の遅延器と、前記第１の遅延器出力と乗
算器出力の２つから１つを選択する第１の選択器と、前
記第１の選択器出力に加算と減算からなるバタフライ演
算を行なう第１のバタフライ演算器と、前記第１のバタ
フライ演算器出力の順番を並べ換える第２の並べ換え器
と、前記第２の並べ換え器出力を一定時間遅延させる第
２の遅延器と、前記第２の遅延器出力と前記乗算器出力
と減算器出力の３つから１つを選択する第２の選択器
と、前記第２の選択器出力にバタフライ演算を行なう第
２のバタフライ演算器と、前記第２のバタフライ演算器
出力の順番を並べ換える第３の並べ換え器と、前記第３
の並べ換え器出力を一定時間遅延させる第３の遅延器
と、前記第３の遅延器出力と前記乗算器出力と前記減算
器出力の３つから１つを選択する第３の選択器と、前記
第３の選択器出力にバタフライ演算を行なう第３のバタ
フライ演算器と、前記第３のバタフライ演算器出力の順
番を並べ換えて直交変換信号として出力する第４の並べ
換え器と、前記第１の並べ換え器出力と前記第２の並べ
換え器出力と前記第３の並べ換え器出力の３つから１つ
を選択する第４の選択器と、前記第４の選択器出力に乗
算を行なう前記乗算器と、前記第２の並べ換え器出力と
前記第３の並べ換え器出力の２つから１つを選択する第
５の選択器と、前記第５の選択器出力から前記乗算器出
力を減算する前記減算器から構成され、２点逆コサイン
変換と４点逆コサイン変換からなる２次元逆コサイン変
換、または１次元８点逆コサイン変換の何れか１つを前
記入力信号のデータ毎に行なうことを特徴とする直交変
換装置。
【請求項４】遅延器と選択器を、メモリとこのメモリ
の制御機構を用いて構成した請求項３記載の直交変換装
置。
【請求項５】デジタル化された８組のデータからなる
入力信号に対し、前記入力信号の順番を並べ換える第１
の並べ換え器と、前記第１の並べ換え器出力を一定時間
遅延させる第１の遅延器と、前記第１の遅延器出力と乗
算器出力の２つから１つを選択する第１の選択器と、前
記第１の選択器出力に加算と加減算からなるバタフライ
演算を行なう第１のバタフライ演算器と、前記第１のバ
タフライ演算器出力の順番を並べ換える第２の並べ換え
器と、前記第２の並べ換え器出力を一定時間遅延させる
第２の遅延器と、前記第２の遅延器出力と前記乗算器出
力と加減算器出力の３つから１つを選択する第２の選択
器と、前記第２の選択器出力にバタフライ演算を行なう
第２のバタフライ演算器と、前記第２のバタフライ演算
器出力の順番を並べ換える第３の並べ換え器と、前記第
３の並べ換え器出力を一定時間遅延させる第３の遅延器
と、前記第３の遅延器出力と前記乗算器出力と前記加減
算器出力の３つから１つを選択する第３の選択器と、前
記第３の選択器出力にバタフライ演算を行なう第３のバ
タフライ演算器と、前記第３のバタフライ演算器出力を
一定時間遅延する第４の遅延器と、前記第４の遅延器出
力と前記乗算器出力の２つから１つを選択する第４の選
択器と、前記第４の選択器出力の順番を並べ換えて直交
変換信号として出力する第４の並べ換え器と、前記第１
の並べ換え器出力と前記第２の並べ換え器出力と前記第
３の並べ換え器出力と前記第３のバタフライ演算器の４
つから１つを選択する第５の選択器と、前記第５の選択
器出力に乗算を行なう前記乗算器と、前記第２の並べ換
え器出力と前記第３の並べ換え器出力と前記乗算器出力
の３つから１つを選択してその１つの出力から１組のデ
ータを選択する第５の選択器と、前記第５の選択器出力
に加減算を行なう前記加減算器から構成され、２点コサ
イン変換と４点コサイン変換からなる２次元コサイン変
換、または１次元８点コサイン変換、または２点逆コサ
イン変換と４点逆コサイン変換からなる２次元コサイン
変換、または１次元８点逆コサイン変換の何れか１つを
前記入力信号のデータ毎に行なうことを特徴とする直交
変換装置。
【請求項６】遅延器と選択器を、メモリとこのメモリ
の制御機構を用いて構成した請求項５記載の直交変換装
置。
【請求項７】デジタル化された８組のデータからなる
入力信号に対し、前記入力信号の順番を並べ換える第１
の並べ換え器と、前記第１の並べ換え器出力に加算と減
算からなるバタフライ演算を行なう第１のバタフライ演
算器と、前記第１のバタフライ演算器出力を一定時間遅
延させる第１の遅延器と、乗算器出力と加算器出力の２
つから１つを選択する第１の選択器と、前記第１の遅延
器出力と前記第１の選択器出力の２つから１つを選択す
る第２の選択器と、前記第２の選択器出力の順番を並べ
換える第２の並べ換え器と、前記第２の並べ替え器出力
にバタフライ演算を行なう第２のバタフライ演算器と、
前記第２のバタフライ演算器出力を一定時間遅延させる
第２の遅延器と、前記乗算器出力と前記加算器出力の２
つから１つを選択する第３の選択器と、前記第２の遅延
器出力と前記第３の選択器出力の２つから１つを選択す
る第４の選択器と、前記第４の選択器出力の順番を並べ
換える第３の並べ換え器と、前記第３の並べ替え器出力
にバタフライ演算を行なう第３のバタフライ演算器と、
前記第３のバタフライ演算器出力を一定時間遅延させる
第３の遅延器と、前記第３の遅延器出力と前記乗算器出
力の２つから１つを選択する第５の選択器と、前記第５
の選択器出力の順番を並べ換えて直交変換信号として出
力する第４の並べ換え器と、前記第１のバタフライ演算
器出力と前記第２のバタフライ演算器出力と前記第３の
バタフライ演算器出力の３つから１つを選択する第６の
選択器と、前記第６の選択器出力に乗算を行なう前記乗
算器と、前記第１のバタフライ演算器出力と前記第２の
バタフライ演算器出力の２つから１つを選択する第７の
選択器と、前記第６の選択器出力と前記第７の選択器出
力に加算を行なう前記加算器から構成され、２点コサイ
ン変換と４点コサイン変換からなる２次元コサイン変
換、または１次元８点コサイン変換の何れか１つを前記
入力信号のデータ毎に行なうことを特徴とする直交変換
装置。
【請求項８】遅延器と並べ替え器を、メモリとこのメ
モリの制御機構を用いて構成した請求項７記載の直交変
換装置。
【請求項９】デジタル化された８組のデータからなる
入力信号に対し、前記入力信号の順番を並べ換える第１
の並べ換え器と、前記第１の並べ換え器出力を一定時間
遅延させる第１の遅延器と、前記第１の遅延器出力と乗
算器出力の２つから１つを選択する第１の選択器と、前
記第１の選択器出力の順番を並べ換える第２の並べ換え
器と、前記第２の並べ替え器出力に加算と減算からなる
バタフライ演算を行なう第１のバタフライ演算器と、前
記第１のバタフライ演算器出力を一定時間遅延させる第
２の遅延器と、乗算器出力と減算器出力の２つから１つ
を選択する第２の選択器と、前記第２の遅延器出力と前
記第２の遅延器出力の２つから１つを選択する第３の選
択器出力と、前記第３の選択器出力の順番を並べ換える
第３の並べ換え器と、前記第３の並べ替え器出力にバタ
フライ演算を行なう第２のバタフライ演算器と、前記第
２のバタフライ演算器出力を一定時間遅延させる第３の
遅延器と、前記乗算器出力と前記減算器出力の２つから
１つを選択する第４の選択器と、前記第３の遅延器出力
と前記第４の選択器出力の２つから１つを選択する第５
の選択器と、前記第５の選択器出力の順番を並べ換える
第４の並べ換え器と、前記第４の並べ替え器出力にバタ
フライ演算を行なう第３のバタフライ演算器と、前記第
３のバタフライ演算器出力の順番を並べ換えて直交変換
信号として出力する第５の並べ換え器と、前記第１の並
べ替え器出力と前記第１のバタフライ演算器出力と前記
第２のバタフライ演算器出力の３つから１つを選択する
第６の選択器と、前記第６の選択器出力に乗算を行なう
前記乗算器と、前記第１のバタフライ演算器出力と前記
第２のバタフライ演算器出力の２つから１つを選択する
第７の選択器と、前記第７の選択器出力から前記乗算器
出力を減算する前記減算器から構成され、２点逆コサイ
ン変換と４点逆コサイン変換からなる２次元逆コサイン
変換、または１次元８点逆コサイン変換の何れか１つを
前記入力信号のデータ毎に行なうことを特徴とする直交
変換装置。
【請求項１０】遅延器と並べ替え器を、メモリとこの
メモリの制御機構を用いて構成した請求項９記載の直交
変換装置。
【請求項１１】デジタル化された８組のデータからな
る入力信号に対し、前記入力信号の順番を並べ換える第
１の並べ換え器と、前記第１の並べ換え器出力を一定時
間遅延させる第１の遅延器と、前記第１の遅延器出力と
乗算器出力の２つから１つを選択する第１の選択器と、
前記第１の選択器の出力の順番を並べ換える第２の並べ
換え器と、前記第２の並べ替え器出力に加算と加減算か
らなるバタフライ演算を行なう第１のバタフライ演算器
と、前記第１のバタフライ演算器出力を一定時間遅延さ
せる第２の遅延器と、乗算器出力と加減算器出力の２つ
から１つを選択する第２の選択器と、前記第２の遅延器
出力と前記第２の選択器出力の２つから１つを選択する
第３の選択器と、前記第３の選択器出力の順番を並べ換
える第３の並べ換え器と、第３の並べ替え器出力にバタ
フライ演算を行なう第２のバタフライ演算器と、前記第
２のバタフライ演算器出力を一定時間遅延させる第３の
遅延器と、乗算器出力と加減算器出力の２つから１つを
選択する第４の選択器と、前記第３の遅延器出力と前記
第４の選択器出力の２つから１つを選択する第５の選択
器と、前記第５の選択器出力の順番を並べ替える第４の
並べ替え器と、前記第４の並べ替え器出力にバタフライ
演算を行なう第３のバタフライ演算器と、前記第３のバ
タフライ演算器出力を一定時間遅延する第４の遅延器
と、前記第４の遅延器出力と前記乗算器出力の２つから
１つを選択する第６の選択器と、前記第６の選択器出力
の順番を並べ換えて直交変換信号として出力する第５の
並べ換え器と、前記第１の並べ換え器出力と前記第１の
バタフライ演算器出力と前記第２のバタフライ演算器出
力と前記第３のバタフライ演算器の４つから１つを選択
する第７の選択器と、前記第７の選択器出力に乗算を行
なう前記乗算器と、前記第１のバタフライ演算器出力と
前記第２のバタフライ演算器出力の２つから１つを選択
する第８の選択器と、前記第７の選択器出力と前記乗算
器出力の２つから選択信号によって１つを選択する第９
の選択器と、前記第８の選択器出力と前記第９の選択器
出力の加減算を行なう前記加減算器から構成され、２点
コサイン変換と４点コサイン変換からなる２次元コサイ
ン変換、または１次元８点コサイン変換、または２点逆
コサイン変換と４点逆コサイン変換からなる２次元コサ
イン変換、または１次元８点逆コサイン変換の何れか１
つを前記入力信号のデータ毎に行なうことを特徴とする
直交変換装置。
【請求項１２】遅延器と並べ替え器を、メモリとこの
メモリの制御機構を用いて構成した請求項１１記載の直
交変換装置。