JPH0583238A - Timing stabilizing method for synchronization timing changeover - Google Patents
Timing stabilizing method for synchronization timing changeoverInfo
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- JPH0583238A JPH0583238A JP3242079A JP24207991A JPH0583238A JP H0583238 A JPH0583238 A JP H0583238A JP 3242079 A JP3242079 A JP 3242079A JP 24207991 A JP24207991 A JP 24207991A JP H0583238 A JPH0583238 A JP H0583238A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、同期網の同期タイミン
グ切替時に発生する周波数変動を抑圧する方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for suppressing frequency fluctuations that occur when switching synchronization timing of a synchronization network.
【０００２】近年、ディジタル同期網が普及するにつれ
て、高品質の伝送を確保するために、より高信頼度のク
ロック信号の供給を保証することと、同期タイミングが
障害の時においてさえも安定した高信頼度のクロック信
号の供給を保証することが要求されて来ている。With the spread of digital synchronous networks in recent years, in order to ensure high-quality transmission, it is necessary to guarantee the supply of a clock signal of higher reliability and to ensure a stable high level even when the synchronization timing is a failure. There has been a demand for ensuring a reliable clock signal supply.
【０００３】[0003]
【従来の技術】図３に、従来のディジタル同期網の同期
タイミング切替時のタイミング安定化方法の一例を示
す。2. Description of the Related Art FIG. 3 shows an example of a timing stabilizing method when switching the synchronization timing of a conventional digital synchronous network.
【０００４】従来より、ディジタル同期網において、高
信頼度のクロック信号を確保するため、図３に示すよう
に、上位局から第１の同期タイミングと第２の同期タイ
ミングの２つの同期タイミングが送られて来て、第１の
同期タイミングが正常な時は第１の同期タイミングが切
替部１で選択されて位相比較器２へ送られる。Conventionally, in order to secure a highly reliable clock signal in a digital synchronous network, as shown in FIG. 3, two synchronization timings, a first synchronization timing and a second synchronization timing, are transmitted from a higher station. When the first synchronization timing is normal, the first synchronization timing is selected by the switching unit 1 and sent to the phase comparator 2.
【０００５】位相比較器２では、切替部１より送られて
きた同期タイミングｆと、電圧制御発振器４で生成され
たクロック信号Ｆを分周器５で分周したタイミングｆ0
との位相を比較し、位相差に応じた信号が次の積分器３
に送られる。In the phase comparator 2, the synchronization timing f sent from the switching section 1 and the timing f 0 obtained by dividing the clock signal F generated by the voltage controlled oscillator 4 by the frequency divider 5
The phase corresponding to the phase difference is compared with the next integrator 3
Sent to.
【０００６】積分器３では、位相比較器２より送られて
来た信号が電圧に変換され、電圧制御発振器４の制御電
圧として電圧制御発振器４に送られる。電圧制御発振器
４では積分器３より送られて来た制御電圧に応じてクロ
ック信号Ｆが生成され、出力端子および分周器５へ送出
される。In the integrator 3, the signal sent from the phase comparator 2 is converted into a voltage and sent to the voltage controlled oscillator 4 as a control voltage for the voltage controlled oscillator 4. In the voltage controlled oscillator 4, the clock signal F is generated according to the control voltage sent from the integrator 3 and sent to the output terminal and the frequency divider 5.
【０００７】分周器５では、電圧制御発振器４より送ら
れてきたクロック信号Ｆが１／Ｎに分周されて、ｆ0 と
なり、位相比較器２へ送られる。位相比較器２では切替
部１から送られてきた同期タイミングｆと、分周器５か
ら送られてきたクロック信号ｆ0 との位相が比較され、
位相差に応じた信号が積分器３に送り出される。In the frequency divider 5, the clock signal F sent from the voltage controlled oscillator 4 is divided into 1 / N and becomes f 0 , which is sent to the phase comparator 2. The phase comparator 2 compares the phase of the synchronization timing f sent from the switching unit 1 with the phase of the clock signal f 0 sent from the frequency divider 5,
A signal corresponding to the phase difference is sent to the integrator 3.
【０００８】ここで、位相比較器２、積分器３、電圧制
御発振器４、分周器５とで、いわゆるＰＬＬ回路を構成
されており、順次ループ的に動作し、常に上位局より送
られて来た同期タイミングｆに同期したクロック信号Ｆ
が電圧制御発振器４で生成され、出力端子より装置内の
所要回路に供給される。Here, the phase comparator 2, the integrator 3, the voltage controlled oscillator 4, and the frequency divider 5 constitute a so-called PLL circuit, which sequentially operates in a loop and is always sent from the host station. Clock signal F synchronized with the incoming synchronization timing f
Is generated by the voltage controlled oscillator 4 and is supplied from an output terminal to a required circuit in the device.
【０００９】受信する第１の同期タイミングの断が発生
すると、同期タイミングの断を検出した制御部７の制御
により、切替部１の図示しない切替スイッチの動作で、
第１の同期タイミングから第２の同期タイミングに切替
えられ、以降、第１の同期タイミングが回復する迄の
間、受信される第２の同期タイミングｆに同期したクロ
ック信号Ｆが電圧制御発振器４で生成さる。When the disconnection of the first synchronization timing to be received occurs, the control unit 7 detects the disconnection of the synchronization timing, and the operation of the changeover switch (not shown) of the switching unit 1
The voltage controlled oscillator 4 outputs the clock signal F synchronized with the received second synchronization timing f until the first synchronization timing is recovered after the first synchronization timing is switched to the second synchronization timing. Generated.
【００１０】[0010]
【発明が解決しようとする問題点】ところで、第１の同
期タイミングが障害になったとき、その検出時間の間、
及び、第１の同期タイミングから第２の同期タイミング
に切替える際、瞬断が発生する。この瞬断のため、位相
比較器２における第２の同期タイミングと電圧制御発振
器４から送られて来るクロック信号ｆ0 との位相差が大
きくなり、電圧制御発振器４で生成するクロック信号Ｆ
が変動することがあった。By the way, when the first synchronization timing becomes an obstacle, during the detection time,
Also, when switching from the first synchronization timing to the second synchronization timing, a momentary interruption occurs. Due to this instantaneous interruption, the phase difference between the second synchronization timing in the phase comparator 2 and the clock signal f 0 sent from the voltage controlled oscillator 4 becomes large, and the clock signal F generated by the voltage controlled oscillator 4 becomes large.
Sometimes fluctuated.
【００１１】本発明は、係る問題を解決するものであ
り、同期タイミングを切替えるときに、電圧制御発振器
が生成するクロック信号の周波数変動が発生するのを抑
える同期タイミング安定化方法を提供するものである。The present invention solves the above problem and provides a synchronization timing stabilizing method for suppressing the occurrence of frequency fluctuations of the clock signal generated by the voltage controlled oscillator when switching the synchronization timing. is there.
【００１２】[0012]
【課題を解決するための手段】図１は、本発明に係わる
同期タイミング切替時のタイミング安定化方法例のブロ
ック図である。図中、図３と同じ符号は同じものを示
し、６はホールドオーバー部である。FIG. 1 is a block diagram of an example of a timing stabilizing method at the time of switching synchronous timing according to the present invention. In the figure, the same symbols as those in FIG. 3 indicate the same components, and 6 is a holdover unit.
【００１３】本発明は、印加される選択信号により、入
力する第１の同期タイミングから第２の同期タイミング
に切替える切替部１と、入力する発振制御電圧に対応す
る周波数のクロック信号を送出する電圧制御発振器４
と、前記電圧制御発振器４で生成されたクロック信号を
分周する分周器５と、前記切替部１から出力される同期
タイミングと前記電圧制御発振器４から送出されるクロ
ック信号との位相差を比較して、位相差に対応する電圧
を送出する位相比較器２と、前記位相比較器２の出力信
号から前記電圧制御発振器４の制御電圧を得る積分器３
と、同期タイミングの断を検出し前記切替部１に対して
切替命令を送出する制御部７を有し、前記第１の同期タ
イミング、又は、第２の同期タイミングに同期した送出
信号を送出する位相同期発振回路において、前記積分器
３から送出される電圧を維持し、発振制御電圧として送
出するホールドオーバー部６を設けるとともに、前記制
御部７に、第１の同期タイミングから第２の同期タイミ
ングへ切替えるときに前記ホールドオーバー部６に対し
て電圧固定命令を送出する機能と、前記切替部１より同
期タイミングが出力されたとき、前記ホールドオーバー
部６に対して前記電圧固定命令を解除する機能を備え
る。According to the present invention, the switching section 1 for switching from the input first synchronization timing to the second synchronization timing according to the applied selection signal, and the voltage for transmitting the clock signal of the frequency corresponding to the input oscillation control voltage. Control oscillator 4
A frequency divider 5 for dividing the clock signal generated by the voltage controlled oscillator 4, and a phase difference between the synchronization timing output from the switching unit 1 and the clock signal transmitted from the voltage controlled oscillator 4. By comparison, a phase comparator 2 that outputs a voltage corresponding to the phase difference, and an integrator 3 that obtains the control voltage of the voltage controlled oscillator 4 from the output signal of the phase comparator 2.
And a control unit 7 that detects a disconnection of the synchronization timing and sends a switching command to the switching unit 1, and sends a transmission signal synchronized with the first synchronization timing or the second synchronization timing. In the phase-locked oscillator circuit, a holdover unit 6 for maintaining the voltage sent from the integrator 3 and sending it as an oscillation control voltage is provided, and the control unit 7 is provided with the first synchronization timing to the second synchronization timing. A function of sending a voltage fixing command to the holdover unit 6 when switching to the holdover unit, and a function of releasing the voltage fixing command to the holdover unit 6 when a synchronization timing is output from the switching unit 1. Equipped with.
【００１４】そして、第１の同期タイミングから第２の
同期タイミングに切替える際、前記制御部７は前記ホー
ルドオーバー部６に対して電圧固定命令を送出し、その
とき前記ホールドオーバー部６に印加されている電圧を
固定維持させると共に、前記切替部１に切替命令を送出
して、前記切替部１に第２の同期タイミングを選択させ
るが、前記切替部１より同期タイミングが出力された
時、前記ホールドオーバー部６に対する該固定命令を解
除することにより、第１の同期タイミングから、第２の
同期タイミングへ切替る時の瞬断による周波数変動を抑
圧するものである。Then, when switching from the first synchronization timing to the second synchronization timing, the control section 7 sends a voltage fixing command to the holdover section 6 and is applied to the holdover section 6 at that time. While maintaining the voltage being fixed, a switching command is sent to the switching unit 1 to cause the switching unit 1 to select the second synchronization timing, but when the switching unit 1 outputs the synchronization timing, By canceling the fixed command to the holdover unit 6, frequency fluctuation due to momentary interruption when switching from the first synchronization timing to the second synchronization timing is suppressed.
【００１５】[0015]
【作用】本発明では、同期網のシステムクロック信号の
ソースとして使用されている第１の同期タイミングが障
害となった際、障害となる直前の同期タイミングを維持
するホールドオーバー部６を設けることと、制御部７に
ホールドオーバー部６を制御する機能を設けることによ
り、通常、正常な同期タイミングを受信しているとき
は、普通のＰＬＬと同じ動作をしているが、第１の同期
タイミングが障害となり、第１の同期タイミングから第
２の同期タイミングに切替る際に、制御部７からの制御
で、ホールドオーバー部６では、積分器３を介して位相
比較器２から送出された信号レベルが、障害となる直前
の信号レベルの状態で維持され、そのままロックされ
る。従って電圧制御発振器４へ送られる出力制御電圧が
そのままの電圧でロックされるので、電圧制御発振器４
で生成されるクロック信号Ｆはそのままの周波数にロッ
クされる。According to the present invention, when the first synchronization timing used as the source of the system clock signal of the synchronous network becomes a failure, the holdover section 6 for maintaining the synchronization timing immediately before the failure is provided. By providing the control unit 7 with the function of controlling the holdover unit 6, normally, when the normal synchronization timing is received, the same operation as the normal PLL is performed, but the first synchronization timing is At the time of switching from the first synchronization timing to the second synchronization timing as an obstacle, the holdover unit 6 controls the signal level sent from the phase comparator 2 via the integrator 3 under the control of the control unit 7. However, it is maintained at the signal level immediately before it becomes an obstacle and is locked as it is. Therefore, since the output control voltage sent to the voltage controlled oscillator 4 is locked by the voltage as it is, the voltage controlled oscillator 4
The clock signal F generated in 1 is locked at the same frequency.
【００１６】次のタイミングで第２の同期タイミングが
切替部１に入力されると、制御部７からの制御により、
ホールドオーバー部のロックが解除され、ホールドオー
バー部６は、再び通常のＰＬＬ動作に戻る。このように
して、切替時の同期タイミングの瞬断による周波数変動
を抑えることができる。また、第１の同期タイミングと
第２の同期タイミングの両方が断のときにも、断になる
直前の周波数を維持できる。When the second synchronization timing is input to the switching unit 1 at the next timing, the control unit 7 controls the
The lock of the holdover section is released, and the holdover section 6 returns to the normal PLL operation again. In this way, it is possible to suppress frequency fluctuation due to instantaneous interruption of the synchronization timing at the time of switching. Further, even when both the first synchronization timing and the second synchronization timing are disconnected, the frequency immediately before the disconnection can be maintained.
【００１７】[0017]
【実施例】図１、及び図２を用いて、実施例の動作につ
いて説明する。図１は前述のとおり、本発明に係わる同
期タイミング切替時のタイミング安定化方法例のブロッ
ク図であり、図２はホールドオーバー部６の実現例を示
す図で、６１は積分器３からの制御電圧を遮断するスイ
ッチ、６２は制御電圧固定維持用コンデンサーである。EXAMPLE The operation of the example will be described with reference to FIGS. 1 and 2. As described above, FIG. 1 is a block diagram of an example of a timing stabilizing method at the time of switching synchronous timing according to the present invention, FIG. 2 is a diagram showing an example of realizing the holdover unit 6, and 61 is a control from the integrator 3. A switch for cutting off the voltage, and 62 is a capacitor for keeping the control voltage fixed.
【００１８】基本的な動作は従来例の同期タイミング切
替時の安定化方法と同じであり、上位局から送られて来
る第１と第２の２つの同期タイミングを切替部１で受
け、第１の同期タイミングが正常なときは第１の同期タ
イミングが選択されて位相比較器２へ送られる。位相比
較器２では、第１の同期タイミングｆと分周器５で分周
された電圧制御発振器４のクロック信号ｆ0 との位相を
比較し、位相差に応じた信号が次の積分器３に送られ
る。The basic operation is the same as the stabilization method at the time of switching the synchronization timing of the conventional example, and the switching unit 1 receives the first and second synchronization timings sent from the host station, and the first operation is performed. When the synchronization timing is normal, the first synchronization timing is selected and sent to the phase comparator 2. The phase comparator 2 compares the phases of the first synchronization timing f and the clock signal f 0 of the voltage controlled oscillator 4 divided by the frequency divider 5, and a signal corresponding to the phase difference is output to the next integrator 3 Sent to.
【００１９】積分器３において、位相比較器２より送ら
れて来た信号が電圧に変換され、本発明により設けたホ
ールドオーバー部６に入力される。ホールドオーバー部
６では、一旦積分器３から送られて来た制御電圧を維持
し、次の電圧制御発振器４へ制御電圧として送り出す。In the integrator 3, the signal sent from the phase comparator 2 is converted into a voltage and input to the holdover section 6 provided by the present invention. The holdover section 6 maintains the control voltage once sent from the integrator 3, and sends it out to the next voltage controlled oscillator 4 as a control voltage.
【００２０】以下、通常の正常な同期タイミングを受信
しているときの動作は、従来例の動作と同じである。次
に、第１の同期タイミングが障害となった場合には、制
御部７の制御により、切替部１の切替スイッチが第１の
同期タイミングから第２の同期タイミングに切替わると
同時に、図２の例に示すホールドオーバー部６のスイッ
チ６１が実線から点線で示すように回路を切り離すよう
動作する。従って、ホールドオーバー部６の出力制御電
圧は現状の値が維持され、電圧制御発振器４が生成する
クロック信号Ｆも現状の周波数が維持される。Hereinafter, the operation when the normal normal synchronization timing is received is the same as the operation of the conventional example. Next, when the first synchronization timing becomes a failure, the changeover switch of the changeover unit 1 is switched from the first synchronization timing to the second synchronization timing by the control of the control unit 7, and at the same time as shown in FIG. The switch 61 of the holdover unit 6 shown in the example operates to disconnect the circuit from the solid line to the dotted line. Therefore, the output control voltage of the holdover unit 6 is maintained at the current value, and the clock signal F generated by the voltage controlled oscillator 4 is also maintained at the current frequency.
【００２１】次のタイミングで切替部１から第２の同期
タイミングが位相比較器２に供給されると、制御部７の
制御で、ホールドオーバー部６のスイッチ６１が閉じ、
第２の同期タイミングｆと、分周器５で分周されたクロ
ック信号ｆ0との位相差に相当する信号が積分器３を介
してホールドオーバー部６に送られる。When the second synchronization timing is supplied from the switching unit 1 to the phase comparator 2 at the next timing, the switch 61 of the holdover unit 6 is closed by the control of the control unit 7.
A signal corresponding to the phase difference between the second synchronization timing f and the clock signal f 0 divided by the divider 5 is sent to the holdover unit 6 via the integrator 3.
【００２２】また、第１の同期タイミング及び第２の同
期タイミングともが正常なときの同期タイミングの切替
えにおいても、制御部７の制御でホールドオーバー部６
のスイッチ６１を遮断して、その時点の電圧を維持し、
次のタイミングでスイッチ６１を閉じて、電圧制御発振
器４のクロック信号周波数変動を抑圧する。Also, when switching the synchronization timing when both the first synchronization timing and the second synchronization timing are normal, the holdover unit 6 is controlled by the control unit 7.
Shut off the switch 61 to maintain the voltage at that time,
The switch 61 is closed at the next timing to suppress fluctuations in the clock signal frequency of the voltage controlled oscillator 4.
【００２３】更に、第１の同期タイミングと第２の同期
タイミングの両方とも断となった場合も、制御部７の制
御で、ホールドオーバー部６のスイッチを、第１の同期
タイミングと第２の同期タイミングの何れかが復旧する
まで遮断状態にして、暫くの間、電圧制御発振器４から
安定したクロック信号を生成する。Further, even when both the first synchronization timing and the second synchronization timing are cut off, the switch of the holdover unit 6 is controlled by the control unit 7 so that the first synchronization timing and the second synchronization timing are changed. The voltage-controlled oscillator 4 generates a stable clock signal for a while while keeping the cutoff state until any of the synchronization timings is restored.
【００２４】[0024]
【発明の効果】本発明によれば、第１の同期タイミン
グ、第２の同期タイミングともに正常時の切替え、ま
た，第１のの同期タイミングの断発生時の切替えは勿論
のこと、第１の同期タイミングと第２の同期タイミング
が同時に断になった場合でも、制御部７の制御で、第１
の同期タイミングと第２の同期タイミングの何れかが復
旧する迄暫くの間は、ホールドオーバー部６のスイッチ
６１を前段の出力部から遮断し、ホールドオーバー部６
から電圧制御発振器４に対して一定の制御電圧を供給出
来るので、電圧制御発振器４からは安定したクロック信
号Ｆを生成することが可能となり、通信回線の安定化に
大きく寄与することができる。According to the present invention, the first synchronization timing and the second synchronization timing are both switched when they are normal, and the first synchronization timing is switched when the disconnection occurs. Even if the synchronization timing and the second synchronization timing are disconnected at the same time, the control unit 7 controls the first
The switch 61 of the holdover unit 6 is cut off from the output unit of the previous stage for a while until either the synchronization timing of the second synchronization timing or the synchronization timing of the second synchronization timing is restored.
Since a constant control voltage can be supplied to the voltage-controlled oscillator 4 from the voltage-controlled oscillator 4, it becomes possible to generate a stable clock signal F from the voltage-controlled oscillator 4, which can greatly contribute to stabilization of the communication line.
【００２５】また、本発明によれば、例えば、ホールド
オーバー部６の制御電圧固定用にコンデンサーを使用す
れば、非常に安価にして安定したクロック信号の供給を
確保することができる。Further, according to the present invention, for example, if a capacitor is used for fixing the control voltage of the holdover section 6, it is possible to secure a stable clock signal supply at a very low cost.
【図１】本発明に係わる同期タイミング切替時のタイミ
ング安定化方法例のブロック図である。FIG. 1 is a block diagram of an example of a timing stabilization method when switching synchronization timing according to the present invention.
【図２】本発明に係わるホールドオーバーの実現例を示
す図である。FIG. 2 is a diagram showing an example of realizing holdover according to the present invention.
【図３】従来の同期タイミング切替時のタイミング安定
化方法の一例を示す図である。FIG. 3 is a diagram showing an example of a conventional timing stabilization method when switching synchronization timing.
１ 切替部 ２ 位相比較器 ３ 積分器 ４ 電圧制御発振器 ５ 分周器 ６ ホールドオーバー部 ７ 制御部 ６１ スイッチ ６２ コンデンサー 1 switching unit 2 phase comparator 3 integrator 4 voltage controlled oscillator 5 frequency divider 6 holdover unit 7 control unit 61 switch 62 capacitor
Claims (1)
１の同期タイミングから第２の同期タイミングに切替え
る切替部（１）と、入力する発振制御電圧に対応する周
波数のクロック信号を生成する電圧制御発振器（４）
と、前記電圧制御発振器（４）で生成されたクロック信
号を分周する分周器（５）と、前記切替部（１）から出
力される同期タイミングと前記分周器（５）で分周され
たクロック信号との位相差を比較して、位相差に対応す
る電圧を送出する位相比較器（２）と、前記位相比較器
（２）の出力信号から前記電圧制御発振器（４）の制御
電圧を得る積分器（３）と、同期タイミングの断を検出
し前記切替部（１）に対して切替命令を送出する制御部
（７）を有し、前記第１の同期タイミング、又は第２の
同期タイミングに同期した送出信号を送出する位相同期
発振回路において、 前記積分器（３）から送出される電圧を維持し、発振制
御電圧として送出するホールドオーバー部（６）を設け
ると共に、 前記制御部（７）に、第１の同期タイミングから第２の
同期タイミングへの切替時に、前記ホールドオーバー部
（６）に対して電圧固定命令を送出する機能と、前記切
替部（１）より同期タイミングが出力されたとき、前記
ホールドオーバー部（６）に対して前記電圧固定命令を
解除する機能を備えることにより、 第１の同期タイミングから第２の同期タイミングに切替
える際、前記制御部（７）は前記ホールドオーバー部
（６）に対して電圧固定命令を送出し、そのとき前記ホ
ールドオーバー部（６）に印加されている電圧を固定維
持させると共に、前記切替部（１）に切替命令を送出し
て、前記切替部（１）に第２の同期タイミングを選択さ
せるが、前記切替部（１）より同期タイミングが出力さ
れたとき、前記ホールドオーバー部（６）に対する該固
定命令を解除することにより、第１の同期タイミングか
ら第２の同期タイミングへ切替えるときの瞬断による周
波数変動を抑圧することを特徴とするタイミング切替時
のタイミング安定化方法。1. A switching unit (1) for switching from input first synchronization timing to second synchronization timing by an applied switching command, and a voltage for generating a clock signal having a frequency corresponding to an input oscillation control voltage. Controlled oscillator (4)
A frequency divider (5) that divides the clock signal generated by the voltage controlled oscillator (4), the synchronization timing output from the switching unit (1), and the frequency divider (5). A phase comparator (2) that compares the phase difference with the generated clock signal and sends out a voltage corresponding to the phase difference, and control of the voltage controlled oscillator (4) from the output signal of the phase comparator (2). An integrator (3) for obtaining a voltage, and a control unit (7) for detecting a disconnection of the synchronization timing and sending a switching command to the switching unit (1), the first synchronization timing, or the second In a phase-locked oscillator circuit for transmitting a transmission signal synchronized with the synchronization timing of, a holdover section (6) for maintaining the voltage transmitted from the integrator (3) and transmitting it as an oscillation control voltage is provided, and the control Part (7) has the first synchronization timing Function to send a voltage fixing command to the holdover unit (6) at the time of switching from the switching to the second synchronization timing, and the holdover unit when the synchronization timing is output from the switching unit (1). By providing the function (6) with the function of releasing the voltage fixing command, the control unit (7) tells the holdover unit (6) when switching from the first synchronization timing to the second synchronization timing. To send a voltage fixing command to keep the voltage applied to the holdover unit (6) fixed and to send a switching command to the switching unit (1) to the switching unit (1). The second synchronization timing is selected, but when the synchronization timing is output from the switching unit (1), the fixed instruction to the holdover unit (6) is canceled. Ri, timing stabilization method at the timing switch, characterized in that to suppress the frequency variation due to instantaneous interruption at the time of switching from the first synchronization timing to the second synchronization timing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242079A JPH0583238A (en) | 1991-09-20 | 1991-09-20 | Timing stabilizing method for synchronization timing changeover |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242079A JPH0583238A (en) | 1991-09-20 | 1991-09-20 | Timing stabilizing method for synchronization timing changeover |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583238A true JPH0583238A (en) | 1993-04-02 |
Family
ID=17083976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242079A Pending JPH0583238A (en) | 1991-09-20 | 1991-09-20 | Timing stabilizing method for synchronization timing changeover |
Country Status (1)
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